【導(dǎo)讀】有線電視傳輸、數(shù)字視頻廣播衛(wèi)星通信等領(lǐng)域也都得到廣泛應(yīng)用。利用率高，不僅如此，QAM的星座點(diǎn)比PSK的星座點(diǎn)更分散，星座點(diǎn)之間的距離因此更大，所以能提供更好的傳輸性能。軟件的Simulink仿真平臺(tái)實(shí)現(xiàn)了16QAM調(diào)制解調(diào)系統(tǒng)的建立及實(shí)驗(yàn)驗(yàn)證。統(tǒng)的串并轉(zhuǎn)換、差分和星座映射、DDS和加法器等關(guān)鍵模塊。關(guān)于載波信號(hào)發(fā)生器的設(shè)計(jì)，本文釆取傳統(tǒng)DDS采用的正弦查表來實(shí)現(xiàn)DDS中相位幅度的轉(zhuǎn)換。計(jì)的正確性，為下一步的硬件實(shí)現(xiàn)打下了很好的基礎(chǔ)。后對(duì)各系統(tǒng)組成模塊分析與仿真之后提出基于FPGA的16QAM調(diào)制與解調(diào)的總體設(shè)計(jì)方案。最后用Verilog語言編寫程序完成了整個(gè)系統(tǒng)的仿真，并對(duì)編好的程序其進(jìn)行了編譯調(diào)試。

　　

【正文】 ssignal}。 always @ (posedge clk_dds or posedge rst) begin if(rst) begin csignal = 0。 ssignal = 0。 end else begin case(data) 439。b0000: begin //2cos2sin csignal[16:1] = ~cosine[15:0]。 csignal[0] = 0。 ssignal[16:1] = ~sine[15:0]。 ssignal[0] = 0。 end 439。b0001: begin // 2cossin csignal[16:1] = ~cosine[15:0]。 csignal[0] = 0。 ssignal[16] = ~sine[15]。 ssignal[15:0] = ~sine[15:0]。 end 439。b0010: begin // 2cos+2sin csignal[16:1] = ~cosine[15:0]。 重慶郵電大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 18 csignal[0] = 0。 ssignal[16:1] = sine[15:0]。 ssignal[0] = 0。 end 439。b0011: begin // 2cos+sin csignal[16:1] = ~cosine[15:0]。 csignal[0] = 0。 ssignal[16] = sine[15]。 ssignal[15:0] = sine[15:0]。 end 439。b0100: begin // cos2sin csignal[16] = ~cosine[15]。 csignal[15:0] = ~cosine[15:0]。 ssignal[16:1] = ~sine[15:0]。 ssignal[0] = 0。 end 439。b0101: begin // cossin csignal[16] = ~cosine[15]。 csignal[15:0] = ~cosine[15:0]。 ssignal[16] = ~sine[15]。 ssignal[15:0] = ~sine[15:0]。 end 439。b0110: begin// cos+2sin csignal[16] = ~cosine[15]。 csignal[15:0] = ~cosine[15:0]。 ssignal[16:1] = sine[15:0]。 ssignal[0] = 0。 end 439。b0111: begin // cos+sin csignal[16] = ~cosine[15]。 csignal[15:0] = ~cosine[15:0]。 ssignal[16] = sine[15]。 ssignal[15:0] = sine[15:0]。 end 439。b1000: begin // 2cos2sin csignal[16:1] = cosine[15:0]。 csignal[0] = 0。 ssignal[16:1] = ~sine[15:0]。 ssignal[0] = 0。 end 439。b1001: begin // 2cossin csignal[16:1] = cosine[15:0]。 csignal[0] = 0。 ssignal[16:1] = ~sine[15:0]。 重慶郵電大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 19 ssignal[0] = 0。 end 439。b1010: begin //2cos+2sin csignal[16:1] = cosine[15:0]。 csignal[0] = 0。 ssignal[16:1] = sine[15:0]。 ssignal[0] = 0。 end 439。b1011: begin // 2cos+sin csignal[16:1] = cosine[15:0]。 csignal[0] = 0。 ssignal[16] = sine[15]。 ssignal[15:0] = sine[15:0]。 end 439。b1100: begin // cos2sin csignal[16] = cosine[15]。 csignal[15:0] = cosine[15:0]。 ssignal[16:1] = ~sine[15:0]。 ssignal[0] = 0。 end 439。b1101: begin // cossin csignal[16] = cosine[15]。 csignal[15:0] = cosine[15:0]。 ssignal[16] = ~sine[15]。 ssignal[15:0] = ~sine[15:0]。 end 439。b1110: begin // cos+2sin csignal[16] = cosine[15]。 csignal[15:0] = cosine[15:0]。 ssignal[16:1] = sine[15:0]。 ssignal[0] = 0。 end 439。b1111: begin // cos+sin csignal[16] = cosine[15]。 csignal[15:0] = cosine[15:0]。 ssignal[16] = sine[15]。 ssignal[15:0] = sine[15:0]。 end default: begin csignal = 0。 ssignal = 0。 end 重慶郵電大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 20 endcase end end dds ddsqam( .data(addra), .en(en), .reset(rst), .clk(clk_dds), .sine(sine), .cose(cosine) )。 Endmodule ///////////////////////////////////////////////////////////////// module dds(data, en, clk, reset, sine, cose)。 /// DDS 模塊 input [31 : 0] data。 //頻率控制字 input en。 //頻率控制字寫使能 input clk。 input reset。 output signed[15 : 0] sine。 //正弦信號(hào)輸出 output signed[15 : 0] cose。 //余弦信號(hào)輸出 reg [31 : 0] ADD_A。 //正弦波產(chǎn)生模塊的相位累加器 reg [31 : 0] ADD_B。 //余弦波產(chǎn)生模塊的相位累加器 reg signed [15 : 0] cose_DR。 //余弦波的查找表地址 reg signed [15 : 0] sine_DR。 wire [31 : 0] data。 //頻率控制字 wire [9 : 0] ROM_A。 wire signed [15 : 0] cose_D。 wire signed [15 : 0]sine_D。 assign cose = cose_DR。 assign sine = sine_DR。 assign ROM_A = ADD_B[31 : 22]。 begin if(reset) //系統(tǒng)初始化時(shí) ,默認(rèn)的頻率控制字為 0 ADD_A = 0。 else if(en) ADD_A = data。 else ADD_A = ADD_A 。 end always @ (posedge clk or posedge reset) begin if(reset) 重慶郵電大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 21 ADD_B = 0。 else ADD_B = ADD_B + ADD_A。 //ADD_B 為累加的結(jié)果 end always @ (posedge clk or posedge reset) begin if(reset) cose_DR = 0。 else cose_DR = cose_D。 end always @ (posedge clk or posedge reset) begin if(reset) sine_DR = 0。 else sine_DR = sine_D。 end //調(diào)用兩個(gè) ROM，存儲(chǔ)著正余弦波形一個(gè)周期的數(shù)值。 rom_cose cose1( .addra(ROM_A), .clka(clk), .douta(cose_D))。 rom_sine sine1( .addra(ROM_A), .clka(clk), .douta(sine_D))。 endmodule module rom_sine( //產(chǎn)生 sin 信號(hào)模塊 addra, clka, douta)。 input clka。 input [9:0] addra。 output [15:0] douta。 reg signed[15:0] douta。 always @(posedge clka) begin case(addra) 1039。d 1 : douta= 1639。d 1 。 1039。d 2 : douta= 1639。d 1 。 1039。d 3 : douta= 1639。d 2 。 ………………………… 重慶郵電大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 22 endcase end endmodule module rom_cose( //產(chǎn)生 cos 信號(hào)模塊 addra, clka, douta)。 input clka。 input [9:0] addra。 output [15:0] douta。 reg signed[15:0] douta。 always @(posedge clka) begin case(addra) 1039。d 0 : douta=1639。d1 。 1039。d 1 : douta=1639。d1 。 1039。d 2 : douta=1639。d2 。 1039。d 3 : douta=1639。d3 。 1039。d 4 : douta=1639。d3 。 ………………………… endcase end endmodule 第四節(jié) 差分編碼和星座映射模塊 在本模塊，同樣根據(jù)調(diào)制方式不同，選用不同位的數(shù)據(jù)來進(jìn)行處理。由于幾乎都采用相干檢測(cè)的方式進(jìn)行解調(diào)，因此在解調(diào)端載波恢復(fù)存在著 4 個(gè)相位穩(wěn)定點(diǎn)，即提取的相干載波可能與接收信號(hào)載波有 4 種相位關(guān)系，稱作 4 重相位模糊度舊 3。部分差分編碼能消除 4 重相位模糊度對(duì)解調(diào)的影響。而部分差分編碼相對(duì)于全差分編碼由于減少了差分編碼的 bit 數(shù)。因而減少了誤碼擴(kuò)散，