【導(dǎo)讀】化、高可靠性方向發(fā)展。圖像采集系統(tǒng)在當(dāng)今工業(yè)、軍事、醫(yī)學(xué)各個(gè)領(lǐng)域都有著極其。識別、醫(yī)療器械等各個(gè)領(lǐng)域都有著廣泛的應(yīng)用。本文介紹了一種基于FPGA的圖像

　　

【正文】 的方法。 SRAM與 FPGA的接口電路 由于 FPGA芯片內(nèi)部的 RAM 資源有限，不能存儲過多的視頻數(shù)據(jù)并對其進(jìn) 20 行處理，因此在本系統(tǒng)設(shè)計(jì)中，外加了兩片 SRAM 芯片來輔助 FPGA 進(jìn)行視頻信號采集。兩片 SRAM 可以進(jìn)行 16位的數(shù)據(jù)存儲，這樣 OV7670可以根據(jù)需要配置為 8 位或 16位數(shù)據(jù) 的工作模式，提高了系統(tǒng)的靈活性。 對 SRAM 的要求：其內(nèi)部完全由靜態(tài)異步電路構(gòu)成，無需輸入時(shí)鐘信號，也不必對芯片進(jìn)行刷新，即可直接對無用數(shù)據(jù)進(jìn)行覆蓋。 在實(shí)際的設(shè)計(jì)中為了保證控制信號的有效性， 3 條控制線 SRAM_/WE、SRAM_/OE, SRAM_/CS 分別加了一個(gè) FPGA芯片連接。具體電路如圖 ： DATA[70] DATA[158] 圖 SRAM與 FPGA的接口電路 SRAM(A) SRAM(B) ADDR[180] SRAM_/WE SRAM_/OE SRAM_/CS FPGA 21 第 4 章 系統(tǒng)軟件設(shè) 計(jì) 現(xiàn)場可編程門陣列器件 為了產(chǎn)生系統(tǒng)所需的時(shí)序 , 采用現(xiàn)場可編程門陣列器件 ( FPGA) , FPGA 包括可編程邏輯宏單元、可編程 I/ O 單元、可編程內(nèi)部連線三種結(jié)構(gòu) , 其集成度遠(yuǎn)遠(yuǎn)高于 PAL、 GAL、 EPLD 等可編程器件 , 并在速度上具有一定的優(yōu)勢。它是作為專用集成電路 (ASIC) 領(lǐng)域中的一種半定制電路而出現(xiàn)的 , 解決了定制電路的不足 , 又克服了原有可編程門電路數(shù)有限的缺點(diǎn)。 CMOS 寄存器配置時(shí)序的 VHDL描述 時(shí)序部分的主要功能是驅(qū)動 CMOS 圖像傳感器的正常工作 , 驅(qū)動 時(shí)序的要求使得驅(qū)動電路的設(shè)計(jì)規(guī)模較大 , 復(fù)雜程度高 , 很難用傳統(tǒng)的方式描述 ,必須采用更高層次的描述方法 , 實(shí)現(xiàn)自頂向下的設(shè)計(jì) , 因此可以用 VHDL 語言與 FPGA 器件結(jié)合 , 設(shè)計(jì)的關(guān)鍵就是用 VHDL 語言描述 SCCB的配置時(shí)序關(guān)系。根據(jù)自頂向下的設(shè)計(jì)方法 , 確定輸入輸出信號 , 同時(shí)根據(jù)時(shí)序分析劃分功能模塊 , 然后把所有的輸入輸出信號分配到各個(gè)功能模塊中 , 每個(gè)功能模塊分別進(jìn)行 VHDL 設(shè)計(jì)輸入、功能仿真、后仿真。在各個(gè)功能模塊實(shí)現(xiàn)其各自功能后 , 然后到頂層設(shè)計(jì)當(dāng)中 , 再完成頂層的 VHDL 設(shè)計(jì)輸入、功能仿 真、綜合、后仿真 , 直至最后達(dá)到設(shè)計(jì)要求。 系統(tǒng) 軟件 初始化 圖像傳感器初始化，包括設(shè)置圖像傳感器的圖像窗口、幀頻、曝光時(shí)間等。該部分程序基于狀態(tài)機(jī)設(shè)計(jì)，全部采用默認(rèn)值，通過修改實(shí)現(xiàn)不同的設(shè)置達(dá)到滿意的圖像效果，狀態(tài) aa、 b、 c、 d、 e、 f、 start 為順序執(zhí)行，部分程序如下： input cam_clk。 (圖像傳感器的基準(zhǔn)時(shí)鐘 ) input reset。 (復(fù)位信號 ) output[3:0] a。 (地址線 ) inout [7:0] data。 (雙向數(shù)據(jù)線 ) output csb。 (芯片片選 )） output web。 (寄存器寫使能 ) output oeb。 (數(shù)據(jù)總線數(shù)據(jù)使能 ) 22 輸出信號的設(shè)置如下： (初始狀態(tài)：總線在空閑時(shí)為高阻態(tài) ) aa:begin a = 439。b0110。data = 839。b00000000。oeb = 1。csb= 0。 web = 0。end (設(shè)置寄存器 HWCTL) b: begin a = 439。b0111。data = 839。b00000000。oeb = 1。csb= 0。 web = 0。end (設(shè)置寄存器 VWCTL 得到最大圖像窗口 ) c: begin a = 439。b0100。data = 839。b00000000。oeb = 1。csb= 0。 web = 0。end (設(shè)置寄存器 FRCTL 得到最高幀頻 ) d: begin a = 439。b0101。data = 839。b00000000。oeb = 1。csb= 0。 web = 0。end(設(shè)置寄存器 MCTL) e: begin a = 439。b0001。data = 839。b00000000。oeb = 1。csb= 0。 web = 0。end (設(shè)置寄存器 FCTL) f: begin a = 439。b0010。data = 839。b11111111。oeb = 1。csb= 0。 web = 0。end (設(shè)置寄存器 EXCTL 選擇自動曝光 ) start:begin oeb = 0。csb= 0。web = 1。a = 439。b1000。 end (選通視頻寄存器，準(zhǔn)備接收數(shù)據(jù) ) 該部分程序仿真如圖 ?？梢?， FPGA對圖像傳感器初始化后，選通視頻寄存器開始接收數(shù)據(jù)。 圖 初始化程序仿真圖 接收數(shù)據(jù) 數(shù)據(jù)存儲采用兩片 SRAM 存儲器，每片每次存儲一幀圖像，當(dāng)寫完第一 幀后，外部連接的微處理器可以根據(jù)需要取出數(shù)據(jù)進(jìn)行處理，而控制器可以繼續(xù)將下一幀圖像寫入另一片存儲器。存儲器的選該部分仍采用狀態(tài)機(jī)設(shè)計(jì)，根據(jù) OV5017 輸出的幀同步信號、行同步信號和像素時(shí)鐘來決定狀態(tài)的轉(zhuǎn)換，圖 為該部分的狀態(tài)轉(zhuǎn)換： 23 圖 狀態(tài)轉(zhuǎn)化圖 狀態(tài) A：等待一幀數(shù)據(jù)的結(jié)束，如果 VSYNC＝ 1，表示一幀數(shù)據(jù)結(jié)束，轉(zhuǎn)到狀態(tài) B； 狀態(tài) B：等待一幀數(shù)據(jù)的開始，如果 VSYNC＝ 0，表示一幀數(shù)據(jù)開始，轉(zhuǎn)到狀態(tài) C； 狀態(tài) C：等待行數(shù)據(jù)的開始，如果 HREF＝ 1，表示行數(shù)據(jù)開始，轉(zhuǎn)到狀態(tài) D； 狀態(tài) D：根據(jù)像素時(shí)鐘寫數(shù)據(jù)，等待行數(shù)據(jù)結(jié)束，若 HREF＝ 0，表示行數(shù)據(jù)結(jié)束，轉(zhuǎn)到狀態(tài) E； 狀態(tài) E：等待下一行數(shù)據(jù)開始和一幀數(shù)據(jù)的結(jié)束，當(dāng) HRER＝ 1，表示新的行數(shù)據(jù)到達(dá)，轉(zhuǎn)到狀態(tài) D； VSYNC＝ 1，表示該幀數(shù)據(jù)結(jié)束，轉(zhuǎn)到狀態(tài) F； 狀態(tài) F：等待一幀數(shù)據(jù)的開始，如果 VSYNC＝ 0，表示一幀數(shù)據(jù)開始，轉(zhuǎn)到狀態(tài) G； 狀態(tài) G：等待行數(shù)據(jù)的開始，如果 HREF＝ 1，表示行數(shù)據(jù)開始，轉(zhuǎn)到狀態(tài) H； 24 狀態(tài) H：根據(jù)像素時(shí)鐘開始寫數(shù)據(jù)，并等待行數(shù)據(jù)結(jié)束，如果 HREF＝ 0，表示行數(shù)據(jù)結(jié)束，轉(zhuǎn)到狀態(tài) I，此處與狀態(tài) D不同在于將該幀數(shù) 據(jù)寫入到另一片存儲器； 狀態(tài) I：等待下一行數(shù)據(jù)開始和一幀數(shù)據(jù)的結(jié)束，當(dāng) HRER＝ 1，表示新的行數(shù)據(jù)到達(dá)，轉(zhuǎn)到狀態(tài) H；如果 VSYNC＝ 1，表示該幀數(shù)據(jù)結(jié)束，轉(zhuǎn)到狀態(tài) B； 部分程序如下： input reset。 (復(fù)位信號 ) input vsync。 (垂直同步信號 ) input href。 (水平同步信號 ) input pclk。 (像素時(shí)鐘 ) ctr_res = 0。 (存儲器地址清零信號，高電平有效 ) mem_sel = 0。 (為存儲器片選信號，高電平有效 ) wr_en0 = 0。 (為存儲器 0寫信 號，高電平有效 ) wr_en1 = 0。 (存儲器 1寫信號，高電平有效） 以下為狀態(tài)轉(zhuǎn)換： a:begin if(vsync) next = b。 else next = a。end b:begin if(!vsync) next = c。 else next = b。end c:begin if(vsync) next = b。 else if( href) next = d。 else next = c。end d:begin if(vsync) next = b。 else if(!href) next = e。 else next = d。end e:begin if(vsync) next = f。 else if( href) next = d。 else next = e。end f:begin if(!vsync) next = g。 else next = f。end g:begin if(vsync) next = f。 else if( href) next = h。 else next = g。end h:begin if(vsync) next = f。 else if(!href) next = i。 else next = h。end i:begin if(vsync) next = b。 else if( href) next = h。 else next = i。end 輸出信號的設(shè)置如下： 25 if(present == a)begin ctr_res = 0。mem_sel = 0。 wr_en0 = 0。wr_en1 = 0。end else if(present == b)begin ctr_res = 1。mem_sel = 0。 wr_en0 = 0。wr_en1 = 0。end else if(present == c)begin ctr_res = 0。mem_sel = 1。 wr_en0 = 0。wr_en1 = 0。end else if(present == d)begin ctr_res = 0。mem_sel = 1。 wr_en0 = 1。wr_en1 = 0。end else if(present == e)begin ctr_res = 0。mem_sel = 1。 wr_en0 = 0。wr_en1 = 0。end else if(present == f)begin ctr_res = 1。mem_sel = 0。 wr_en0 = 0。wr_en1 = 0。end else if(present == g)begin ctr_res = 0。mem_sel = 1。 wr_en0 = 0。wr_en1 = 0。end else if(present == h)begin ctr_res = 0。mem_sel = 1。 wr_en0 = 0。wr_en1 = 1。end else if(present == i)begin ctr_res = 0。mem_sel = 1。 wr_en0 = 0。wr_en1 = 0。end else begin ctr_res = 0。mem_sel = 0。wr_en0 = 0。wr_en1=0。end 其程序的仿真波形如圖 ，由波形可以看出，兩片存儲器的寫信號由幀同步信號（ VSYNC）控制，即兩片存儲器分別存儲奇幀和偶幀數(shù)據(jù)。 圖 CMOS輸出信號仿真