【導(dǎo)讀】基于FPGA的數(shù)字秒表的設(shè)計(jì)。學(xué)生姓名龐建鏗學(xué)號(hào)2020200241. 系名物理與電子信息工程系。指導(dǎo)教師許發(fā)翔職稱助教。完成日期2020年05月20日

　　

【正文】 ltera 公司提供的 LPM函數(shù)均基于 Altera 器件的結(jié)構(gòu)做了優(yōu)化設(shè)計(jì)。 在許多實(shí)用 情況中，必須實(shí)用宏功能模塊才可以使用一些 Altera 特定器件的硬件功能，如給類片上存儲(chǔ)器、 DSP模塊、 LVDS 驅(qū)動(dòng)器、 PLL 以及 SERDES 和 DDIO 電路模塊等。 Quartus II 編譯器支持的硬件描述語言有 VHDL（支持 VHDL’87及 VHDL’97標(biāo)準(zhǔn)）、 Verilog HDL 及 AHDL（ Altera HDL） 。 Quartus II 支持層次化設(shè)計(jì)，可以在一個(gè)新的編輯輸入環(huán)境中對使用不同輸入設(shè)計(jì)方式完成的模塊（元件）進(jìn)行調(diào)用，從而解決了原理圖與 HDL 混合輸入設(shè)計(jì)的問題。在設(shè)計(jì)輸入之后， Quartus II 的編譯器將給出設(shè)計(jì)輸入的錯(cuò)誤報(bào)告?？梢允褂?Quartus II 帶有的 RTL Viewer 觀察綜合后的 RTL 圖 [2]。 硬件電路的 設(shè)計(jì)與 調(diào)試 本系統(tǒng)的主要邏輯設(shè)計(jì)由一片 EP2C5T144C8N 芯片完成，編寫的 VHDL 源程序在 Altera 公司的邏輯綜合工具 Quartus Ⅱ 下經(jīng)過編譯和功能仿真測試后，針對下載芯片進(jìn)行管腳配置，下載到 EP2C5T144C8N 芯片中，進(jìn)行相應(yīng)的硬件調(diào)試，調(diào)試結(jié)果與軟件仿真的結(jié)果相吻合，驗(yàn)證了設(shè)計(jì)完成了預(yù)定功能。根據(jù)需求選擇電路的設(shè)計(jì)單元進(jìn)行組合，完成系統(tǒng)的原理圖 設(shè)計(jì)與 電路 設(shè)計(jì)，對準(zhǔn)備好的電路 板，按照原理圖進(jìn)行器件裝配，裝配好之后再進(jìn)行電路的調(diào)試 。 手工檢測 焊好電路板后，首先要檢查加工質(zhì)量，并確保沒有任何方面的錯(cuò)誤，如短路和斷路，尤其要避免電源短路；元器件在安裝前要逐一檢查，用萬用表測其數(shù)值，看是否與所用相同；完成焊接后，應(yīng)先空載上電（芯片座上不插芯片），并檢查各引腳的電位是否正確。若一切正常，方可在斷電的情況下將芯片插入，再次檢查各引腳的電位及其邏輯關(guān)系。將萬用表的探針放到 FPGA 接電源的引腳上檢測一下，看是否符合要求。 元器件的名稱 數(shù)量 檢測情況 EP2C5T144C8 1 正常使用 CD4511 8 正常使用 1K電阻 56 正常使用 電路板 1 正常使用 按鍵 2 正常使用 共陰數(shù)碼管 8 正常使用 排 針 36 正常使用 表 元器件材料表 程序檢測 按鍵。按照要求調(diào)用相關(guān)程序，運(yùn)行，觀察現(xiàn)象。現(xiàn)象正常，說明按鍵正常，可以使用。 CD4511。 按照要求調(diào)用相關(guān)程序，運(yùn)行，觀察現(xiàn)象?，F(xiàn)象正常，說明 CD4511 正常，可以使用。 8 個(gè) 共陰數(shù)碼管 。按照要求調(diào)用相關(guān)程序，運(yùn)行，觀察現(xiàn)象。現(xiàn)象正常，說 明 8 個(gè) 共陰數(shù)碼管 正常，可以使用。 在檢測 CD4511 跟數(shù)碼管時(shí)，我 用 10 進(jìn)制 計(jì)數(shù)器，譯碼程序跟顯示程序逐一檢測每一個(gè) CD4511 跟與之相配的數(shù)碼管，看數(shù)碼管是否是按照從‘ 0’到‘ 9’正常的運(yùn)行，我發(fā)現(xiàn)有個(gè)別數(shù)碼管的段共亮，這說明存在著短接，我用萬用表檢測過后，發(fā)現(xiàn)有 2 個(gè)電阻相連，我把它們分開后，數(shù)碼管終于正常顯示。 檢測 內(nèi)容 調(diào)試程序 現(xiàn)象 檢測情況 檢測 按鍵 去抖 程序 結(jié)果與預(yù)期相同 正常使用 檢測 CD4511 譯碼程序 結(jié)果與預(yù)期相同 正常使用 檢測 8個(gè)共陰數(shù)碼管 顯示程序 結(jié)果與預(yù)期相同 正常使 用 表 程序檢測情況表 在實(shí)驗(yàn)箱上按各單元電路分別連接 按鍵 、計(jì)數(shù)器、數(shù)字顯示譯碼器和脈沖信號(hào)發(fā)生器。然后按照以下步驟進(jìn)行調(diào)試： (1) 脈沖信號(hào)發(fā)生器的調(diào)試，調(diào)試振蕩電路和分頻電路，使輸出頻率符合設(shè)計(jì)要求。 (2) 將脈沖信號(hào)產(chǎn)生的 1KHZ 的脈沖送入 分頻 控制器的 CLK 端，觀察 分頻 控制器的狀態(tài)是否按周期規(guī)律規(guī)律變化。反復(fù)調(diào)試，直到準(zhǔn)確為止。 (3) 將 分頻器產(chǎn)生的 100Hz 的脈沖送入計(jì)數(shù)器的 CLK 端，接入 去抖后 的 使能信號(hào)和清零信號(hào) ，觀察計(jì)數(shù)器是否正常計(jì)數(shù)并進(jìn)行秒表顯示。 (4) 把 計(jì)數(shù)器 的狀態(tài)轉(zhuǎn)換信號(hào)接至 LED 數(shù)碼管的譯碼電路，觀察 8個(gè) LED數(shù)碼管是否按設(shè)計(jì)要求顯示計(jì)數(shù)。 (5) 整機(jī)聯(lián)調(diào)，使數(shù)字秒表電路按要求正常工作。 軟件調(diào)試 軟件程序的調(diào)試一般可以將重點(diǎn)放在分模塊調(diào)試上，統(tǒng)調(diào)是最后一環(huán)。軟件調(diào)試可以采取離線調(diào)試和在線調(diào)試兩種方式。前者不需要硬件仿真器，可借助于軟件仿真器即可；后者一般需要仿真系統(tǒng)的支持。本次課題， QuartusⅡ 軟件來調(diào)試程序，通過各個(gè)模塊程序的單步或跟蹤調(diào)試，使程序逐漸趨于正確，最后統(tǒng)調(diào)程序。 仿真部分采用 QuartusⅡ 軟件，此軟件功能強(qiáng)大 且操作較為簡單，可以很容易的實(shí)現(xiàn)各種系統(tǒng)的仿真。 首先打開 QuartusⅡ 軟件，調(diào)入已經(jīng)寫好的 VHDL 程序，選擇運(yùn)行，觀察顯示結(jié)果，根據(jù)顯示的結(jié)果和課題的要求再修改程序，再運(yùn)行查，直到滿足要求。 同時(shí)可以利用已經(jīng)焊好的電路，一部分一部分的進(jìn)行調(diào)試。 注意事項(xiàng) 在 FPGA 芯片上測試過程 引腳分配時(shí)要注意引腳的輸入輸出關(guān)系，否則將無法正常的進(jìn)行數(shù)據(jù)傳輸。同時(shí)要注意用杜邦線進(jìn)行 FPGA 與排針相連時(shí)注意 CD4511 各個(gè)引腳的先后關(guān)系。 制板過程 在做 電路 板時(shí)注意元件的 短路與虛焊，否則可能 會(huì)出現(xiàn)數(shù)碼管跟 CD4511 燒壞，數(shù)碼管顯示不對等情況，要用萬用表仔細(xì)檢查。 系統(tǒng)性能測試 測試內(nèi)容 本次測試將應(yīng)用程序下載到 EP2C5T144C8N 中，然后用杜邦線連接各個(gè)功能塊，進(jìn)行功能測試。 測試點(diǎn) 內(nèi)容 說明 1 顯示功能是否實(shí)現(xiàn) 上電后觀察 數(shù)碼管 2 清零按鍵是否實(shí)現(xiàn) 觀察按鍵按下后，數(shù)碼管是否顯示 0 3 使能按鍵 是否實(shí)現(xiàn) 觀察按鍵按下后，電路是否工作；再次按下后，電路是否停止工作 表 功能測試表 測試點(diǎn) 1 顯示部分： 8 個(gè)共陰數(shù)碼管能夠顯示 0到 9十個(gè)數(shù)字。測試點(diǎn) 2清零部分：按下清零按鍵后， 8 個(gè)數(shù)碼管都顯示 0，再次按下后程序正常運(yùn)行 。測試點(diǎn)3使能部分：按下使能按鍵后，電路開始工作；再次按下，電路停止工作。 調(diào)試過程發(fā)現(xiàn)的問題與解決方法 （ 1） 在下載過程中，在引腳鎖定完后進(jìn)行編程下載時(shí)，發(fā)現(xiàn) Hardware setup沒有 No Hardware,插進(jìn)下載器也沒有硬件設(shè)置。后來我發(fā)現(xiàn)是下載器的 USB 驅(qū)動(dòng)程序電腦沒有識(shí)別，通過上網(wǎng)查找，在 C盤的 Quartus II 安裝目錄下的 alter中找到驅(qū)動(dòng)程序，安裝后才可以進(jìn)行硬件設(shè)置。 （ 2）在設(shè)置好下載器后，我開始程序運(yùn)行，發(fā)現(xiàn)下載進(jìn)去后，數(shù)碼管沒有變化，我逐一查找，發(fā)現(xiàn)數(shù)碼管沒有出錯(cuò)， CD4511 沒有出錯(cuò)，原來是清零按鍵在起作用，我按下清零按鍵后，程序終于正常運(yùn)行。 結(jié)論 本系統(tǒng)設(shè)計(jì)用了現(xiàn)在 EDA 設(shè)計(jì)手段，基于 FPGA 采用 VHDL 語言編程，并用Quartus II 作為開發(fā)工具 ,設(shè)計(jì)了一款基于 FPGA 的數(shù)字式秒表 ,并下載到在系統(tǒng)可編程實(shí)驗(yàn)板的 EP2C5T144C8N 器件中測試實(shí)現(xiàn)。本設(shè)計(jì) 運(yùn)用層次化設(shè)計(jì)方法，完成各電路模塊的連接，計(jì)時(shí)精度大于 1／ 100S，計(jì)時(shí)器能 顯示 1／ 100S 的時(shí)間，顯示的時(shí)間問 0到 12小時(shí)。 整個(gè)秒表系統(tǒng)的時(shí)鐘信號(hào)源由實(shí)驗(yàn)板上的 1KHZ 的時(shí)鐘信號(hào)經(jīng)分頻而得的 100HZ 的時(shí)鐘信號(hào)。整個(gè)設(shè)計(jì)分為 4 個(gè)主要模塊。在設(shè)計(jì)電路時(shí) ,要遵循從上到下的設(shè)計(jì)原則。首先從系統(tǒng)設(shè)計(jì)入手 ,在頂層進(jìn)行功能劃分和結(jié)構(gòu)設(shè)計(jì) ,頂層模塊中的每個(gè)次層模塊均可完成一個(gè)較為獨(dú)立的功能 ,次模塊在調(diào)試成功后可生成一個(gè)默認(rèn)符號(hào) ,以供上一層模塊調(diào)用。 系統(tǒng)具有簡單、工作穩(wěn)定可靠等優(yōu)點(diǎn)．具有一定的實(shí)際意義。 開始做設(shè)計(jì)時(shí)總是會(huì)犯一些錯(cuò)誤，只有經(jīng)過不停的改錯(cuò)不停的編譯得到正確的程序說明了作為 軟件編程人員是不能粗心大意的，一個(gè)程序的質(zhì)量的高低與你細(xì)心與否有著一定的聯(lián)系。在編程時(shí)，我充分使用了結(jié)構(gòu)化的思想，這樣程序檢查起來也比較方便，調(diào)試時(shí)也給了我很大方便，只要一個(gè)模塊一個(gè)模塊的進(jìn)行調(diào)就可以了，充分體現(xiàn)了結(jié)構(gòu)化編程的優(yōu)勢。在設(shè)計(jì)中要求我要有耐心和毅力，還要細(xì)心，稍有不慎，一個(gè)小小的錯(cuò)誤就會(huì)導(dǎo)致結(jié)果的不正確，而對錯(cuò)誤的檢查要求我要有足夠的耐心，通過這次設(shè)計(jì)和設(shè)計(jì)中遇到的問題，也積累了一定的經(jīng)驗(yàn)，對以后從事集成電路設(shè)計(jì)工作會(huì)有一定的幫助。 在應(yīng)用 VHDL 的過程中讓我真正領(lǐng)會(huì)到了其并行運(yùn)行與其他軟件順序 執(zhí)行的差別及其在電路設(shè)計(jì)上的優(yōu)越性。用 VHDL 硬件描述語言的形式來進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)方便靈活，利用 EDA 軟件進(jìn)行編譯優(yōu)化仿真極大地減少了 電路 設(shè)計(jì)時(shí)間和可能發(fā)生的錯(cuò)誤，降低了開發(fā)成本，這種設(shè)計(jì)方法在數(shù)字系統(tǒng)設(shè)計(jì)中發(fā)揮越來越重要的作用。 致 謝 論文終于脫稿 了，此刻的我思緒萬千，心情久久不能平靜。 畢業(yè)設(shè)計(jì)是大學(xué)最重要的任務(wù)之一，是將所學(xué)知識(shí)綜合運(yùn)用，設(shè)計(jì)一個(gè)獨(dú)立的與實(shí)踐緊密聯(lián)系的系統(tǒng)。我的設(shè)計(jì)課題是 “基于 FPGA 的數(shù)字 秒表 的設(shè)計(jì) ”。在設(shè)計(jì)過程中， 許 老師多次認(rèn)真講解設(shè)計(jì)的要求及注意事項(xiàng)，并就設(shè)計(jì)中的具體問題提出了很好的建議和意見。 回憶我在 百色 學(xué)院學(xué)習(xí)的四年中，無論是在理論學(xué)習(xí)階段，還是 在論文的選題、資料查詢、開題、研究和撰寫的每一個(gè)環(huán)節(jié)，無不得到老師的悉心指導(dǎo)和幫助。我愿借此機(jī)會(huì)向老 師表示衷心的感謝！ 回顧四年學(xué)習(xí)期間的一千余個(gè)日日夜夜，自己為有機(jī)會(huì)擺脫工作的煩惱與浮躁，靜心鉆研，潛心研究，并取得初步研究成果而感到欣慰。為了做好本次 設(shè)計(jì)，我經(jīng)常泡在圖書館閱覽室查閱各種相關(guān)書籍及資料，也得到了 同學(xué)的幫助 ，像 潘家存 ， 戴永 在我作調(diào)研期間給我提供了許多相關(guān)的資料。 路漫漫其修遠(yuǎn)兮，吾將上下而求索。我愿在未來的學(xué)習(xí)和研究過程中，以更加豐厚的成果來答謝曾經(jīng)關(guān)心、幫助和支持過我的所有領(lǐng)導(dǎo)、老師、同學(xué)、同事和朋友。感謝他們對我的關(guān)心、關(guān)注和支持！同窗之誼和手足之情，我將終生難忘！師生之情，血濃于水的感情將陪伴我度過一生，這將是我進(jìn)步的階梯。 參考文獻(xiàn) [1] 陳躍東 .數(shù)字秒表系統(tǒng)設(shè)計(jì) [J].自動(dòng)化與儀器儀表， 2020, 270(1)： 65～ 97 . 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CPLD 數(shù)字電路設(shè)計(jì) —— 使用 MAX+PLUSⅡ 入門篇 [M].北京：清華大學(xué)出版社 ,2020 附錄一 數(shù)字秒表 實(shí)物圖 附錄 二 數(shù)字秒表的源程序 TIMES 源程序： LIBRARY IEEE。 USE 。 ENTITY MIAOBIAO IS PORT (CLR: IN STD_LOGIC。 CLK: IN STD_LOGIC。 ENA: IN STD_LOGIC。 DOUT:OUT STD_LOGIC_VECTOR (31 DOWNTO 0))。 END MIAOBIAO。 ARCHITECTURE ART OF MIAOBIAO IS COMPONENT FENPI PORT (CLK: IN STD_LOGIC。 NEWCLK:OUT STD_LOGIC)。 END COMPONENT。 COMPONENT QUDOU PORT (CLK, DIN:IN STD_LOGIC。 QOUT:OUT STD_LOGIC)。 END COMPONENT。 COMPONENT CNT10 PORT (CLK, CLR, ENA: IN STD_LOGIC。 CQ: OUT STD_LOGIC_VECTOR (3 DOWNTO 0)。 CARRY_OUT: OUT STD_LOGIC)。 END COMPONENT。 COMPONENT CNT6 PORT (CLK,CLR,ENA: IN STD_LOGIC。 CQ: OUT STD_LOGIC_VECTOR (3 DOWNTO 0)。 CARRY_OUT: OUT STD_LOGIC)。 END COMPONENT。 SIGNAL C1, C2, C3: STD_LOGIC。 SIGNAL CARRY1: STD_LOGIC。 SIGNAL CARRY2: STD_LOGIC。 SIGN