【文章內(nèi)容簡介】 0 年代初，從CAD（計(jì)算機(jī)輔助沒計(jì)）、 CAM（算機(jī)輔助制造）、 CAT(計(jì)算機(jī)輔助測(cè)試 )和 CAE(計(jì)算機(jī)輔助工程 )的概念發(fā)展而來的。 EDA 技術(shù)就是以計(jì)算機(jī)為工具，在EDA 軟件平臺(tái)上，對(duì)以硬件描述語言 VHDL 為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件自動(dòng)地完成邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯行局布線、邏輯仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工 作 [2]。設(shè)計(jì)者的工作僅限于利用軟件的方式，即利用硬件描述語言來完成對(duì) 系統(tǒng)硬件功能的描述，在 EDA 工具的幫助下就可以得到最后的設(shè)計(jì)結(jié)果。盡管目標(biāo)系統(tǒng)是硬件，但整個(gè)設(shè)計(jì)和修改過程如同完成軟件設(shè)計(jì)一樣方便和高效。 EDA 技術(shù)中最為矚目的功能，即最具現(xiàn)代電子設(shè)計(jì)技術(shù)特征的功能就是日益強(qiáng)大的邏輯設(shè)計(jì)仿真測(cè)試技術(shù)。 EDA 仿真測(cè)試技術(shù)只需通過計(jì)算機(jī)就能對(duì)所設(shè)計(jì)的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點(diǎn)完成一系列準(zhǔn)確的測(cè)試與仿真操作，在完成實(shí)際系統(tǒng)的安裝后還能對(duì)系統(tǒng)上的目標(biāo)器件進(jìn)行所謂邊界掃錨測(cè)試。這一切都極大地提高了大規(guī)模系統(tǒng)電子設(shè)計(jì)的自動(dòng)化程度。 另一方面，高速發(fā)展的 CPLD/FPGA 器件又 為 EDA 技術(shù)的不斷進(jìn)步奠定可堅(jiān)實(shí)的物質(zhì)基礎(chǔ)。 CPLD/FPGA 器件更廣泛的應(yīng)用及廠商間的競(jìng)爭(zhēng)，使得普通的設(shè)計(jì)人員獲得廉價(jià)的器件和 EDA 軟件成為可能。 現(xiàn)代的 EDA 工具軟件已突破了早期僅能進(jìn)行 PCB 版圖設(shè)計(jì)，或類似某些僅限于電路功能模擬的、純軟件范圍的局限，以最終實(shí)現(xiàn)可靠的硬件系統(tǒng)為目標(biāo)，配備了系統(tǒng)設(shè)計(jì)自動(dòng)化的全部工具。如配置了各種常用的硬件 描述 平臺(tái) VHDL、Verilog HDL、 ABEL HDL 等；配置了多種能兼用和混合使用的邏輯描述輸入工具，如硬件描述語言文本輸入法（其中包括布爾方程描述方式、原理圖描述 方式、狀態(tài)圖描述方式等）以及原理圖輸入法、波形輸入法等；同時(shí)還配置了高性能的邏輯綜合、優(yōu)化和仿真模擬工具 [3]。 硬件描述語言 —— VHDL VHDL 的簡介 VHDL 語言是一種用于電路設(shè)計(jì)的高級(jí)語言。它在 80 年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高設(shè)計(jì)的可靠性和縮減開發(fā)周期的一種使用范圍較小的設(shè)計(jì)語言 。但是，由于它在一定程度上滿足了當(dāng)時(shí)的設(shè)計(jì)需求，于是他在 1987 年成為 A I/IEEE 的標(biāo)準(zhǔn)（ IEEE STD 10761987）。 1993 年更進(jìn)一步修訂，變得更加完備，成為 A I/IEEE 的 A I/IEEE STD 10761993 標(biāo)準(zhǔn)。目前，大多數(shù)的 CAD 廠商出品的 EDA 軟件都兼容了這種標(biāo)準(zhǔn)。自 IEEE 公布了VHDL 的標(biāo)準(zhǔn)版本， IEEE1076（簡稱 87 版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設(shè)計(jì)環(huán)境，或宣布自己的設(shè)計(jì)工具可以和 VHDL 接口。此后 VHDL 在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。1993 年， IEEE 對(duì) VHDL 進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標(biāo)準(zhǔn)的 10761993 版本，（簡稱 93 版）?，F(xiàn)在， VHDL 和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語言。有專家認(rèn)為，在新的世紀(jì)中， VHDL 語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù) [4]。 VHDL 語言的特點(diǎn) VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，關(guān)于用 VHDL 和原理圖輸入進(jìn)行 CPLD/FPGA 設(shè)計(jì)的粗略比較：在設(shè)計(jì)中，如果采用原理圖輸入的設(shè)計(jì)方式是比較直觀的。你要設(shè)計(jì)的是什么，你就直接從庫中調(diào)出來用就行了。這樣比較符合人們的習(xí) 慣。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。應(yīng)用 VHDL 進(jìn)行工程設(shè)計(jì)的優(yōu)點(diǎn)是多方面的。 (1) 與其他的硬件描述語言相比， VHDL 具有更強(qiáng)的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。強(qiáng)大的行為描述能力是避開具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。 (2) VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計(jì)早期就能查驗(yàn)設(shè)計(jì)系統(tǒng)的功能可行性，隨時(shí)可對(duì)設(shè)計(jì)進(jìn) 行仿真模擬。 (3) VHDL 語句的行為描述能力和程序結(jié)構(gòu)決定了他具有支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用功能。符合市場(chǎng)需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個(gè)代發(fā)組共同并行工作才能實(shí)現(xiàn)。 (4) 對(duì)于用 VHDL 完成的一個(gè)確定的設(shè)計(jì)，可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化，并自動(dòng)的把 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。 (5) VHDL 對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 VHDL 的設(shè)計(jì)流程 它主要包括以下幾個(gè)步 驟： (1) 文本編輯： 用任何文本編輯器都可以進(jìn)行，也可以用專用的 VHDL 編輯環(huán)境。通常VHDL 文件保存為 .vhd 文件 。 (2) 功能仿真： 將文件調(diào)入 VHDL 仿真軟件進(jìn)行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對(duì)簡單的設(shè)計(jì)可以跳過這一步，只在布線完成以后，進(jìn)行時(shí)序仿真） (3) 邏輯綜合： 將源文件調(diào)入邏輯綜合軟件進(jìn)行綜合，即把語言綜合成最簡的布爾表達(dá)式。邏輯綜合軟件會(huì)生成 .edf 或 .edif 的 EDA 工業(yè)標(biāo)準(zhǔn)文件。 (4) 布局布線： 將 .edf 文件調(diào)入 PLD 廠家提供的軟件中進(jìn)行布線，即把設(shè)計(jì)好的 邏輯安放PLD/FPGA 內(nèi)。 (5) 時(shí)序仿真： 需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗(yàn)證電路的時(shí)序。（也叫后仿真） 通常以上過程可以都在 PLD/FPGA 廠家提供的開發(fā)工具。 (6) 器件編程 數(shù)字秒表的 設(shè)計(jì) 的 要求 設(shè)計(jì)一個(gè)基于 FPGA 的數(shù)字秒表的具體化技術(shù)指標(biāo)如下： (1) 能對(duì) 0 秒～ 12 小時(shí) 范圍進(jìn)行計(jì)時(shí)； (2) 計(jì)時(shí)精度達(dá)到 10ms； (3) 設(shè)計(jì)復(fù)位開關(guān)和啟停開關(guān)，復(fù)位開關(guān)可以在任何情況下使用，使用以后計(jì)時(shí)器清零，并做好下一次計(jì)時(shí)的準(zhǔn)備。 (4)用 FPGA 器件實(shí)現(xiàn)，用 VHDL 語言編 程，并進(jìn)行下載，仿真。 數(shù)字秒表設(shè)計(jì)的目的 本次設(shè)計(jì)的目的就是在掌握 VHDL 語言 的基礎(chǔ)上，了解 EDA 技術(shù)，掌握狀態(tài)機(jī)工作原理，同時(shí)了解計(jì)算機(jī)時(shí)鐘脈沖是怎么產(chǎn)生和工作的。在 掌握所學(xué)的計(jì)算機(jī)組成與結(jié)構(gòu)課程理論知識(shí)時(shí) 。通過對(duì) 數(shù)字秒表的 設(shè)計(jì)，進(jìn)行理論與實(shí)際的結(jié)合，提高與計(jì)算機(jī)有關(guān)設(shè)計(jì)能力，提高分析、解決計(jì)算機(jī)技術(shù)實(shí)際問題的能力。通過 畢業(yè)設(shè)計(jì) 深入理解計(jì)算機(jī)結(jié)構(gòu)與控制實(shí)現(xiàn)的技術(shù)，達(dá)到課程設(shè)計(jì)的目標(biāo)。 第 二 章 設(shè)計(jì)思想與方法論證 實(shí)現(xiàn)數(shù)字秒表的方法有多種，可以用單片機(jī)作為控制芯片， 采用 AT89C52 單片機(jī) ,數(shù)字顯示采用共陽七段 LED 顯示器。 也可以用 FPGA 作為控制芯片，采用 EDA 技術(shù)用 VHDL 語言實(shí)現(xiàn)硬件電路。當(dāng)然每一種方案都有其各自的優(yōu)點(diǎn)。本章列舉、說明了 三 種不同實(shí)現(xiàn)數(shù)字秒表 的方案，對(duì)兩種方案的優(yōu)缺點(diǎn)進(jìn)行了對(duì)比，選出了最佳方案。 設(shè)計(jì)思想 方案 一 ： 采用 74LS163 和 CD4046 設(shè)計(jì)秒表 晶體 振蕩器電路給數(shù)字秒表提供一個(gè)頻率穩(wěn)定準(zhǔn)確的方波信號(hào)，可保證數(shù)字秒表的走時(shí)準(zhǔn)確及穩(wěn)定。不管是指針式的秒表還是數(shù)字顯示的秒表豆使用了晶體振蕩器的方波信號(hào)經(jīng)過 D 觸發(fā)器二分頻得到秒信號(hào)供秒計(jì)算器進(jìn)行計(jì)數(shù)。 分頻器實(shí)際上也就是計(jì)算器。時(shí)間計(jì)數(shù)電路由 秒， 秒，秒的個(gè)位，秒的十位，分的個(gè)位，分的十位，時(shí)的個(gè)位，時(shí)的十位計(jì)算器電路構(gòu)成，其中 秒， 秒構(gòu)成 100 進(jìn)制，秒的個(gè)位跟秒的十位構(gòu)成 60 進(jìn)制，分的個(gè)位和分的十位構(gòu)成60 進(jìn)制。時(shí)間計(jì)算器由 74LS163 組成，譯碼驅(qū)動(dòng)電路將計(jì)算器數(shù)錢的 8421BCD碼轉(zhuǎn)換成數(shù)碼管需要的邏輯狀態(tài)，并且為保證數(shù)碼管正常工作提供足夠的工作電流。數(shù)碼管通常有發(fā)光二極管數(shù)碼管和液晶數(shù)碼管，本設(shè)計(jì)提供的是發(fā)光俄二極管。 方案 二 ： 基于單片機(jī)的數(shù)字秒表的設(shè)計(jì) 本方案 采用 AT89C52 單片機(jī)，單片機(jī)的 P1 口杰數(shù)碼管顯示電路， P0 口杰鍵控?cái)?shù)碼管的顯示， 口接入整點(diǎn)報(bào)時(shí)電路， RESET 接入復(fù)位和晶振電路。該電路能否成功，關(guān)鍵在于誠信的編寫而對(duì)元器件的要求不搞。用 C 語言編寫的數(shù)字秒表電路，采用分支結(jié)構(gòu)編寫，利用跳轉(zhuǎn)指令與大量的中斷指令，當(dāng)按鍵掃描沒有按鍵按下是，程序正常計(jì)數(shù)，當(dāng)檢測(cè)到有按鍵按下是，程序運(yùn)轉(zhuǎn)到相應(yīng)的中斷程序進(jìn)行響應(yīng)處理，從而實(shí)現(xiàn)了分支程序的處理。 三 ：基于 FPGA 的數(shù)字秒表的設(shè)計(jì) 其設(shè)計(jì)思路為：通過分頻器將晶振所提供的信號(hào)分頻成 脈 沖作為計(jì)時(shí)信號(hào)，經(jīng)計(jì)數(shù)器累加計(jì)數(shù)，形成一百進(jìn)制 的計(jì)數(shù)器，六十進(jìn)制的計(jì)數(shù)器的計(jì)數(shù)器。經(jīng)譯碼器譯碼后，分位輸出給八 個(gè) 7 段 LED 數(shù)碼管顯示 。 設(shè)計(jì)采用八位 LED 數(shù)碼管顯示時(shí)，分、秒， , 計(jì)時(shí)方式。使用按鍵開關(guān)可實(shí)現(xiàn) 開始 /結(jié)束計(jì)時(shí)操作 ，及復(fù)位清零操作和計(jì)時(shí)長度模式選擇。 一．設(shè)計(jì)要求 (秒表的功能描述 ) (1)要求設(shè)置復(fù)位開關(guān)。當(dāng)按下復(fù)位開關(guān)時(shí)，秒表清零并做好計(jì)時(shí)準(zhǔn)備。在任何情況下只要按下復(fù)位開關(guān)，秒表都要無條件地進(jìn)行復(fù)位操作，即使是在計(jì)時(shí)過程中也要無條件地進(jìn)行清零操作。 (2)要求設(shè)置啟 /停開關(guān)。 當(dāng)按下啟 /停開關(guān)后，將啟動(dòng)秒表并開始計(jì)時(shí)，當(dāng)再按一下啟 /停開關(guān)時(shí)，將終止秒表的計(jì)時(shí)操作。 (3)要求計(jì)時(shí)精確度大于 秒。要求設(shè)計(jì)的計(jì)時(shí)器能夠顯示時(shí)（ 2 位），分 (2 位 )、秒（ 2 位）、 秒（ 1 位）， 秒的時(shí)間。 二．秒表的面板包括 : (1)顯示屏：由 8 個(gè) 7 段數(shù)碼管組成 ,用于顯示當(dāng)前時(shí)間 (2)QT（啟 /停鍵）：用于開始 /結(jié)束計(jì)時(shí)操作 . (3)CLR（復(fù)位鍵）：用于秒表計(jì)時(shí)系統(tǒng)的復(fù)位操作 (4)CD4511：用于數(shù)碼管譯碼。 論證分析 課題的角度來說可以選用 硬件電路， 單片機(jī)和 FPGA 芯片作為系統(tǒng)的 MCU，從優(yōu)勢(shì)上 硬件電路 所用的元器件便宜，不過電路較復(fù)雜，調(diào)試較難。而 利用單片機(jī)作為控制系統(tǒng)的核心元器件，其最大的優(yōu)勢(shì)是電路簡單，價(jià)格便宜，實(shí)驗(yàn)所需儀器少。而 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 可在有現(xiàn)成的條件下， FPGA 還是有其具大的優(yōu)勢(shì)比如它的高速性，讓我們更清 楚地認(rèn)識(shí)到硬件的性能及硬件描述語言對(duì)硬件的驅(qū)動(dòng)。 FPGA 是 ASIC 電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 所以本方案選用以 FPGA 作為核心器件來設(shè)計(jì) 。 第三章 軟件設(shè)計(jì) 與仿真 整個(gè)系統(tǒng) 軟件 設(shè)計(jì) 是采用自頂向下分析，自底向上設(shè)計(jì)。將數(shù)字 秒表 系統(tǒng)的整體分解為各個(gè)模塊 電路 。 本章詳細(xì)介紹了數(shù)字秒表系統(tǒng)的各個(gè)模塊的設(shè)計(jì)，并對(duì)各個(gè)模塊的每一個(gè)部分進(jìn)行了分析，在后半部分還對(duì)系統(tǒng)模型進(jìn)行了訪真與程序調(diào)試。各模塊之間的每一個(gè)壞節(jié)都是深思熟慮而成，各自完成相應(yīng)的功能并組成一個(gè)統(tǒng)一的整體。 系統(tǒng)的總體設(shè)計(jì) 數(shù)字 秒表 的頂層電路圖及時(shí)序分析采用硬件描述語言設(shè)計(jì)一個(gè)復(fù)雜電路系統(tǒng)， 其中包括時(shí)鐘分頻模塊、按鍵去抖模塊、計(jì)數(shù)模塊、顯示模塊四個(gè)主要部分，運(yùn)用自頂向下的設(shè)計(jì)思想，將系統(tǒng)按功能逐層分割的層次化設(shè)計(jì)方法。在頂層設(shè)計(jì)中，要對(duì)內(nèi)部各功能塊的連接關(guān)系和對(duì)外的接口關(guān)系進(jìn)行描述，而功能塊實(shí)際的邏輯功能和具體的實(shí)現(xiàn)形式則由下一層模塊來描述。 本系統(tǒng)設(shè)計(jì)采用自頂向下的設(shè)計(jì)方案， 根據(jù)數(shù)字 秒表 的系統(tǒng)原理框圖 如圖， 設(shè)計(jì)系統(tǒng)的頂層 RTL 電路圖如圖 所 示 。 根據(jù)圖所示的數(shù)字 秒表 系統(tǒng)頂層電路圖 , 按照自頂向下的設(shè)計(jì)思路 , 編寫各個(gè)模塊的源程序 , 最后再對(duì)各個(gè)模塊進(jìn)行組合 , 編寫頂層描述的源程序 [5]。 按 鍵 按鍵消抖處理 分頻電路 主控電路 計(jì) 時(shí) 電 路 七段數(shù)碼管譯碼電路 CLK 輸入 FPGA 圖 數(shù)字秒表原理框圖 圖 數(shù)字秒表的頂層 RTL 電路圖 FPGA 內(nèi)部 各 單元 模塊設(shè)計(jì) 與仿真 分頻電路模塊 的設(shè)計(jì) 在基于 EDA 技術(shù)的數(shù)字電路系統(tǒng)設(shè)計(jì)中，分頻電路應(yīng)用十分廣泛。常常使用分頻電路來得到數(shù)字系統(tǒng)中各種不同頻率的控制信號(hào)。所謂分頻電路，就是將一個(gè)給定的頻率較高的數(shù)字輸入信號(hào)經(jīng)過適當(dāng)處理后，產(chǎn)生一個(gè)或數(shù)個(gè)頻率較低的數(shù) 字輸出信號(hào)。分頻電路本質(zhì)上是加法計(jì)數(shù)器的變種，其計(jì)數(shù)值有分頻常數(shù)N=fin/fout 決定，其輸出不是一般計(jì)數(shù)器的計(jì)數(shù)結(jié)果，而是根據(jù)分頻常數(shù)對(duì)輸出信號(hào)的高，低電平控制。 本設(shè)計(jì)需要一個(gè)計(jì)時(shí)范圍為 秒 － 12 小時(shí)的秒表，首先需要獲得一個(gè)比較精確的計(jì)時(shí)基準(zhǔn)信號(hào)，這里時(shí)周期為 1/100 s的計(jì)