【文章內(nèi)容簡介】 0 年代初，從CAD（計算機輔助沒計）、 CAM（算機輔助制造）、 CAT(計算機輔助測試 )和 CAE(計算機輔助工程 )的概念發(fā)展而來的。 EDA 技術就是以計算機為工具，在EDA 軟件平臺上，對以硬件描述語言 VHDL 為系統(tǒng)邏輯描述手段完成的設計文件自動地完成邏輯編譯、邏輯化簡、邏輯分割、邏輯綜合及優(yōu)化、邏輯行局布線、邏輯仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工 作 [2]。設計者的工作僅限于利用軟件的方式，即利用硬件描述語言來完成對 系統(tǒng)硬件功能的描述，在 EDA 工具的幫助下就可以得到最后的設計結(jié)果。盡管目標系統(tǒng)是硬件，但整個設計和修改過程如同完成軟件設計一樣方便和高效。 EDA 技術中最為矚目的功能，即最具現(xiàn)代電子設計技術特征的功能就是日益強大的邏輯設計仿真測試技術。 EDA 仿真測試技術只需通過計算機就能對所設計的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點完成一系列準確的測試與仿真操作，在完成實際系統(tǒng)的安裝后還能對系統(tǒng)上的目標器件進行所謂邊界掃錨測試。這一切都極大地提高了大規(guī)模系統(tǒng)電子設計的自動化程度。 另一方面，高速發(fā)展的 CPLD/FPGA 器件又 為 EDA 技術的不斷進步奠定可堅實的物質(zhì)基礎。 CPLD/FPGA 器件更廣泛的應用及廠商間的競爭，使得普通的設計人員獲得廉價的器件和 EDA 軟件成為可能。 現(xiàn)代的 EDA 工具軟件已突破了早期僅能進行 PCB 版圖設計，或類似某些僅限于電路功能模擬的、純軟件范圍的局限，以最終實現(xiàn)可靠的硬件系統(tǒng)為目標，配備了系統(tǒng)設計自動化的全部工具。如配置了各種常用的硬件 描述 平臺 VHDL、Verilog HDL、 ABEL HDL 等；配置了多種能兼用和混合使用的邏輯描述輸入工具，如硬件描述語言文本輸入法（其中包括布爾方程描述方式、原理圖描述 方式、狀態(tài)圖描述方式等）以及原理圖輸入法、波形輸入法等；同時還配置了高性能的邏輯綜合、優(yōu)化和仿真模擬工具 [3]。 硬件描述語言 —— VHDL VHDL 的簡介 VHDL 語言是一種用于電路設計的高級語言。它在 80 年代的后期出現(xiàn)。最初是由美國國防部開發(fā)出來供美軍用來提高設計的可靠性和縮減開發(fā)周期的一種使用范圍較小的設計語言 。但是，由于它在一定程度上滿足了當時的設計需求，于是他在 1987 年成為 A I/IEEE 的標準（ IEEE STD 10761987）。 1993 年更進一步修訂，變得更加完備，成為 A I/IEEE 的 A I/IEEE STD 10761993 標準。目前，大多數(shù)的 CAD 廠商出品的 EDA 軟件都兼容了這種標準。自 IEEE 公布了VHDL 的標準版本， IEEE1076（簡稱 87 版 )之后，各 EDA 公司相繼推出了自己的 VHDL 設計環(huán)境，或宣布自己的設計工具可以和 VHDL 接口。此后 VHDL 在電子設計領域得到了廣泛的接受，并逐步取代了原有的非標準的硬件描述語言。1993 年， IEEE 對 VHDL 進行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴展VHDL 的內(nèi)容，公布了新版本的 VHDL，即 IEEE 標準的 10761993 版本，（簡稱 93 版）。現(xiàn)在， VHDL 和 Verilog 作為 IEEE 的工業(yè)標準硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領域，已成為事實上的通用硬件描述語言。有專家認為，在新的世紀中， VHDL 語言將承擔起大部分的數(shù)字系統(tǒng)設計任務 [4]。 VHDL 語言的特點 VHDL 的程序結(jié)構特點是將一項工程設計，關于用 VHDL 和原理圖輸入進行 CPLD/FPGA 設計的粗略比較：在設計中，如果采用原理圖輸入的設計方式是比較直觀的。你要設計的是什么，你就直接從庫中調(diào)出來用就行了。這樣比較符合人們的習 慣。在對一個設計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設計就可以直接調(diào)用這個實體。這種將設計實體分成內(nèi)外部分的概念是VHDL 系統(tǒng)設計的基本點。應用 VHDL 進行工程設計的優(yōu)點是多方面的。 (1) 與其他的硬件描述語言相比， VHDL 具有更強的行為描述能力，從而決定了他成為系統(tǒng)設計領域最佳的硬件描述語言。強大的行為描述能力是避開具體的器件結(jié)構，從邏輯行為上描述和設計大規(guī)模電子系統(tǒng)的重要保證。 (2) VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設計早期就能查驗設計系統(tǒng)的功能可行性，隨時可對設計進 行仿真模擬。 (3) VHDL 語句的行為描述能力和程序結(jié)構決定了他具有支持大規(guī)模設計的分解和已有設計的再利用功能。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。 (4) 對于用 VHDL 完成的一個確定的設計，可以利用 EDA 工具進行邏輯綜合和優(yōu)化，并自動的把 VHDL 描述設計轉(zhuǎn)變成門級網(wǎng)表。 (5) VHDL 對設計的描述具有相對獨立性，設計者可以不懂硬件的結(jié)構，也不必管理最終設計實現(xiàn)的目標器件是什么，而進行獨立的設計。 VHDL 的設計流程 它主要包括以下幾個步 驟： (1) 文本編輯： 用任何文本編輯器都可以進行，也可以用專用的 VHDL 編輯環(huán)境。通常VHDL 文件保存為 .vhd 文件 。 (2) 功能仿真： 將文件調(diào)入 VHDL 仿真軟件進行功能仿真，檢查邏輯功能是否正確（也叫前仿真，對簡單的設計可以跳過這一步，只在布線完成以后，進行時序仿真） (3) 邏輯綜合： 將源文件調(diào)入邏輯綜合軟件進行綜合，即把語言綜合成最簡的布爾表達式。邏輯綜合軟件會生成 .edf 或 .edif 的 EDA 工業(yè)標準文件。 (4) 布局布線： 將 .edf 文件調(diào)入 PLD 廠家提供的軟件中進行布線，即把設計好的 邏輯安放PLD/FPGA 內(nèi)。 (5) 時序仿真： 需要利用在布局布線中獲得的精確參數(shù)，用仿真軟件驗證電路的時序。（也叫后仿真） 通常以上過程可以都在 PLD/FPGA 廠家提供的開發(fā)工具。 (6) 器件編程 數(shù)字秒表的 設計 的 要求 設計一個基于 FPGA 的數(shù)字秒表的具體化技術指標如下： (1) 能對 0 秒～ 12 小時 范圍進行計時； (2) 計時精度達到 10ms； (3) 設計復位開關和啟停開關，復位開關可以在任何情況下使用，使用以后計時器清零，并做好下一次計時的準備。 (4)用 FPGA 器件實現(xiàn)，用 VHDL 語言編 程，并進行下載，仿真。 數(shù)字秒表設計的目的 本次設計的目的就是在掌握 VHDL 語言 的基礎上，了解 EDA 技術，掌握狀態(tài)機工作原理，同時了解計算機時鐘脈沖是怎么產(chǎn)生和工作的。在 掌握所學的計算機組成與結(jié)構課程理論知識時 。通過對 數(shù)字秒表的 設計，進行理論與實際的結(jié)合，提高與計算機有關設計能力，提高分析、解決計算機技術實際問題的能力。通過 畢業(yè)設計 深入理解計算機結(jié)構與控制實現(xiàn)的技術，達到課程設計的目標。 第 二 章 設計思想與方法論證 實現(xiàn)數(shù)字秒表的方法有多種，可以用單片機作為控制芯片， 采用 AT89C52 單片機 ,數(shù)字顯示采用共陽七段 LED 顯示器。 也可以用 FPGA 作為控制芯片，采用 EDA 技術用 VHDL 語言實現(xiàn)硬件電路。當然每一種方案都有其各自的優(yōu)點。本章列舉、說明了 三 種不同實現(xiàn)數(shù)字秒表 的方案，對兩種方案的優(yōu)缺點進行了對比，選出了最佳方案。 設計思想 方案 一 ： 采用 74LS163 和 CD4046 設計秒表 晶體 振蕩器電路給數(shù)字秒表提供一個頻率穩(wěn)定準確的方波信號，可保證數(shù)字秒表的走時準確及穩(wěn)定。不管是指針式的秒表還是數(shù)字顯示的秒表豆使用了晶體振蕩器的方波信號經(jīng)過 D 觸發(fā)器二分頻得到秒信號供秒計算器進行計數(shù)。 分頻器實際上也就是計算器。時間計數(shù)電路由 秒， 秒，秒的個位，秒的十位，分的個位，分的十位，時的個位，時的十位計算器電路構成，其中 秒， 秒構成 100 進制，秒的個位跟秒的十位構成 60 進制，分的個位和分的十位構成60 進制。時間計算器由 74LS163 組成，譯碼驅(qū)動電路將計算器數(shù)錢的 8421BCD碼轉(zhuǎn)換成數(shù)碼管需要的邏輯狀態(tài)，并且為保證數(shù)碼管正常工作提供足夠的工作電流。數(shù)碼管通常有發(fā)光二極管數(shù)碼管和液晶數(shù)碼管，本設計提供的是發(fā)光俄二極管。 方案 二 ： 基于單片機的數(shù)字秒表的設計 本方案 采用 AT89C52 單片機，單片機的 P1 口杰數(shù)碼管顯示電路， P0 口杰鍵控數(shù)碼管的顯示， 口接入整點報時電路， RESET 接入復位和晶振電路。該電路能否成功，關鍵在于誠信的編寫而對元器件的要求不搞。用 C 語言編寫的數(shù)字秒表電路，采用分支結(jié)構編寫，利用跳轉(zhuǎn)指令與大量的中斷指令，當按鍵掃描沒有按鍵按下是，程序正常計數(shù)，當檢測到有按鍵按下是，程序運轉(zhuǎn)到相應的中斷程序進行響應處理，從而實現(xiàn)了分支程序的處理。 三 ：基于 FPGA 的數(shù)字秒表的設計 其設計思路為：通過分頻器將晶振所提供的信號分頻成 脈 沖作為計時信號，經(jīng)計數(shù)器累加計數(shù)，形成一百進制 的計數(shù)器，六十進制的計數(shù)器的計數(shù)器。經(jīng)譯碼器譯碼后，分位輸出給八 個 7 段 LED 數(shù)碼管顯示 。 設計采用八位 LED 數(shù)碼管顯示時，分、秒， , 計時方式。使用按鍵開關可實現(xiàn) 開始 /結(jié)束計時操作 ，及復位清零操作和計時長度模式選擇。 一．設計要求 (秒表的功能描述 ) (1)要求設置復位開關。當按下復位開關時，秒表清零并做好計時準備。在任何情況下只要按下復位開關，秒表都要無條件地進行復位操作，即使是在計時過程中也要無條件地進行清零操作。 (2)要求設置啟 /停開關。 當按下啟 /停開關后，將啟動秒表并開始計時，當再按一下啟 /停開關時，將終止秒表的計時操作。 (3)要求計時精確度大于 秒。要求設計的計時器能夠顯示時（ 2 位），分 (2 位 )、秒（ 2 位）、 秒（ 1 位）， 秒的時間。 二．秒表的面板包括 : (1)顯示屏：由 8 個 7 段數(shù)碼管組成 ,用于顯示當前時間 (2)QT（啟 /停鍵）：用于開始 /結(jié)束計時操作 . (3)CLR（復位鍵）：用于秒表計時系統(tǒng)的復位操作 (4)CD4511：用于數(shù)碼管譯碼。 論證分析 課題的角度來說可以選用 硬件電路， 單片機和 FPGA 芯片作為系統(tǒng)的 MCU，從優(yōu)勢上 硬件電路 所用的元器件便宜，不過電路較復雜，調(diào)試較難。而 利用單片機作為控制系統(tǒng)的核心元器件，其最大的優(yōu)勢是電路簡單，價格便宜，實驗所需儀器少。而 FPGA 是英文 Field Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ ASIC）領域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。 可在有現(xiàn)成的條件下， FPGA 還是有其具大的優(yōu)勢比如它的高速性，讓我們更清 楚地認識到硬件的性能及硬件描述語言對硬件的驅(qū)動。 FPGA 是 ASIC 電路中設計周期最短、開發(fā)費用最低、風險最小的器件之一。 所以本方案選用以 FPGA 作為核心器件來設計 。 第三章 軟件設計 與仿真 整個系統(tǒng) 軟件 設計 是采用自頂向下分析，自底向上設計。將數(shù)字 秒表 系統(tǒng)的整體分解為各個模塊 電路 。 本章詳細介紹了數(shù)字秒表系統(tǒng)的各個模塊的設計，并對各個模塊的每一個部分進行了分析，在后半部分還對系統(tǒng)模型進行了訪真與程序調(diào)試。各模塊之間的每一個壞節(jié)都是深思熟慮而成，各自完成相應的功能并組成一個統(tǒng)一的整體。 系統(tǒng)的總體設計 數(shù)字 秒表 的頂層電路圖及時序分析采用硬件描述語言設計一個復雜電路系統(tǒng)， 其中包括時鐘分頻模塊、按鍵去抖模塊、計數(shù)模塊、顯示模塊四個主要部分，運用自頂向下的設計思想，將系統(tǒng)按功能逐層分割的層次化設計方法。在頂層設計中，要對內(nèi)部各功能塊的連接關系和對外的接口關系進行描述，而功能塊實際的邏輯功能和具體的實現(xiàn)形式則由下一層模塊來描述。 本系統(tǒng)設計采用自頂向下的設計方案， 根據(jù)數(shù)字 秒表 的系統(tǒng)原理框圖 如圖， 設計系統(tǒng)的頂層 RTL 電路圖如圖 所 示 。 根據(jù)圖所示的數(shù)字 秒表 系統(tǒng)頂層電路圖 , 按照自頂向下的設計思路 , 編寫各個模塊的源程序 , 最后再對各個模塊進行組合 , 編寫頂層描述的源程序 [5]。 按 鍵 按鍵消抖處理 分頻電路 主控電路 計 時 電 路 七段數(shù)碼管譯碼電路 CLK 輸入 FPGA 圖 數(shù)字秒表原理框圖 圖 數(shù)字秒表的頂層 RTL 電路圖 FPGA 內(nèi)部 各 單元 模塊設計 與仿真 分頻電路模塊 的設計 在基于 EDA 技術的數(shù)字電路系統(tǒng)設計中，分頻電路應用十分廣泛。常常使用分頻電路來得到數(shù)字系統(tǒng)中各種不同頻率的控制信號。所謂分頻電路，就是將一個給定的頻率較高的數(shù)字輸入信號經(jīng)過適當處理后，產(chǎn)生一個或數(shù)個頻率較低的數(shù) 字輸出信號。分頻電路本質(zhì)上是加法計數(shù)器的變種，其計數(shù)值有分頻常數(shù)N=fin/fout 決定，其輸出不是一般計數(shù)器的計數(shù)結(jié)果，而是根據(jù)分頻常數(shù)對輸出信號的高，低電平控制。 本設計需要一個計時范圍為 秒 － 12 小時的秒表，首先需要獲得一個比較精確的計時基準信號，這里時周期為 1/100 s的計