【文章內(nèi)容簡(jiǎn)介】 83。14 硬件電路連接 15 硬件電路連接說(shuō)明 16 結(jié) 論 17 參考文獻(xiàn) 18 附錄 19 信息與控制工程學(xué)院硬件課程設(shè)計(jì)說(shuō)明書(shū) 1 第 1 章 設(shè)計(jì)的硬件平臺(tái)及開(kāi)發(fā)工具 硬件平臺(tái) 本設(shè)計(jì)基于復(fù)雜可編程邏輯器件（ CPLD/FPGA）設(shè)計(jì)并實(shí) 現(xiàn)數(shù)字時(shí)鐘。采用 Altera公司的器件進(jìn)行設(shè)計(jì)，開(kāi)發(fā)調(diào)試時(shí)采用 Altera的 FPGA 芯片 FLEX10K10LC84，設(shè)計(jì)完成后下載生成數(shù)字鐘硬件于 Altera的 CPLD芯片 EPM7128SLC84中，實(shí)現(xiàn)數(shù)字鐘功能。 利用 Altera 可編程邏輯器件開(kāi)發(fā)實(shí)驗(yàn)系統(tǒng)進(jìn)行設(shè)計(jì)。系統(tǒng)提供 FPGA/CPLD下載板及相應(yīng)的其它硬件資源。時(shí)鐘的時(shí)間顯示采用 6位 LED數(shù)碼管（動(dòng)態(tài)掃描驅(qū)動(dòng)方式），采用系統(tǒng)提供的 1Hz脈沖輸出作為時(shí)鐘的秒輸入。按鍵作為調(diào)準(zhǔn)時(shí)、分及秒清零的功能鍵。蜂鳴器和發(fā)光二極管用于產(chǎn)生整點(diǎn)時(shí)的聲光報(bào)時(shí)信號(hào)。 開(kāi)發(fā)工具 利用 Altera 的可編程邏輯器件開(kāi)發(fā)工具 MAX+PLUSⅡ，采用原理圖輸入的設(shè)計(jì)方法進(jìn)行數(shù)字鐘的設(shè)計(jì)與調(diào)試。 MAX+PLUSⅡ是一個(gè)集成的軟件開(kāi)發(fā)平臺(tái)， 提供了從設(shè)計(jì)輸入、編譯、器件適配、軟件仿真到器件下載的全部功能。 圖 11 為工具環(huán)境。 圖 11 MAX+PlusII工具環(huán)境 基于 FPGA 的數(shù)字時(shí)鐘設(shè)計(jì) 2 第 2 章 數(shù)字時(shí)鐘的設(shè)計(jì)方案及 FPGA 的頂層設(shè)計(jì) 數(shù)字鐘整體設(shè)計(jì)方案 數(shù)字鐘的功能 1）以 24 小時(shí)制顯示時(shí)、分、秒計(jì)數(shù)； 2）時(shí)間清零，時(shí)設(shè)置，分設(shè)置功能； 3）整點(diǎn)報(bào)時(shí)功能。 硬件要求 1）可編程邏輯器件主芯片 :EPF10K10LC844。 2）顯示器件：采用六個(gè)八段 LED 共陰極數(shù)碼管，以動(dòng)態(tài)掃描方式顯示時(shí)間； 3）時(shí)間設(shè)定與調(diào)準(zhǔn)：三個(gè)按鍵用于調(diào)時(shí)、調(diào)分及啟動(dòng)計(jì)時(shí)； 4）采用蜂鳴器與發(fā)光二極管進(jìn)行整點(diǎn)聲光報(bào)時(shí)； 5）由晶振（ CD4060）組成的脈沖發(fā)生電路提供數(shù)字鐘計(jì)時(shí)的秒脈沖輸入（ 1Hz）和動(dòng)態(tài)掃描驅(qū)動(dòng)模塊輸入脈沖（頻率約為 1kHz）。 引腳說(shuō)明以及 設(shè)計(jì)方案 clk 為秒脈沖輸入端，由晶振與分頻計(jì)數(shù)器（ CD4060）組成的脈沖發(fā)生電路提供頻率為 1Hz的秒脈沖 輸入信號(hào)； smclk 為動(dòng)態(tài)掃描控制模塊的輸入 端 ，由脈沖發(fā)生電路 輸入 頻率約 1kHz 的脈沖信號(hào)； hourset、 minset和 reset分別為 時(shí) 設(shè)置 、分 設(shè)置 和 時(shí)間 清零輸入 端 ， 連 接按鈕開(kāi)關(guān)； a、b、 c、 d、 e、 f、 g、 dp 為顯示段碼輸出，接數(shù)碼管的段碼輸入 （ led7s6len7s0） ； sel0、 selsel2 接 SN74LS138N 譯碼器 的輸入端 ； speaker 為數(shù)字鐘的整點(diǎn)聲音報(bào)時(shí)輸出，接蜂鳴器進(jìn)行整點(diǎn)聲音報(bào)時(shí)， lamp0、 lamp1和 lamp2為數(shù)字鐘的 報(bào)時(shí)燈光輸出 ，分別接三只 LED發(fā)光二極管，進(jìn)行整點(diǎn) 報(bào)時(shí)發(fā)光 。 數(shù)字鐘電路原理圖見(jiàn)附錄 。 可編程邏輯器件 FPGA 的頂層設(shè)計(jì) 用頂層設(shè)計(jì)采用原理圖輸入設(shè)計(jì)、底層設(shè)計(jì)采用 VHDL 設(shè)計(jì)的原理圖與 VHDL 混合設(shè)計(jì)方法設(shè)計(jì)帶整點(diǎn)報(bào)時(shí)功能的數(shù)字鐘，所以此設(shè)計(jì)可 分為頂層與底層設(shè)計(jì)， 共分為六 個(gè)模塊，即時(shí)模塊、分模塊、秒模塊、動(dòng)態(tài)掃描控制模塊 、段碼譯碼模塊 和整點(diǎn)報(bào)時(shí)模塊。 頂層電路設(shè)計(jì)原理圖 如 21所示。 秒模塊主體為 60 進(jìn)制的計(jì)數(shù)器 ， daout 為 向 動(dòng)態(tài) 掃描控制模塊 提供秒的個(gè)位和十位數(shù)據(jù)的信號(hào)。 reset 為秒清零； enmin 為分鐘進(jìn)位，每 60 秒產(chǎn)生一個(gè)高電平的信號(hào)，作 為分模塊的時(shí)鐘輸信息與控制工程學(xué)院硬件課程設(shè)計(jì)說(shuō)明書(shū) 3 入； clk 為秒模塊的時(shí)鐘輸入，接 1Hz 脈沖信號(hào)； min_set 為分鐘設(shè)置，低電平是不影響秒模塊工作，當(dāng)它為高電平時(shí)， enmin信號(hào)會(huì)隨之產(chǎn)生一個(gè)和 clk頻率相同的信號(hào)，達(dá)到調(diào)整分鐘的目的。 分模塊 主體為 60 進(jìn)制的計(jì)數(shù)器 ， daout 為 向 動(dòng)態(tài) 掃描控制模塊 提供分的個(gè)位和十位數(shù)據(jù)的信號(hào)。 Enhour 為分鐘進(jìn)位，每 60 分產(chǎn)生一個(gè)高電平的信號(hào)，作為時(shí)模塊的時(shí)鐘輸入； 秒計(jì)數(shù)到 60時(shí)的進(jìn)位輸出信號(hào) enhour1和分鐘調(diào)整輸入信號(hào) minset，經(jīng)或 關(guān)系 后接分的脈沖輸入端 clk； clk1為時(shí)調(diào)整脈沖，接 1Hz 脈沖； hour_set為時(shí)鐘設(shè)置，低電平是不影響分模塊工作，當(dāng)它為高電平時(shí)， enmin信號(hào)會(huì)隨之產(chǎn)生一個(gè)和 clk頻率相同的信號(hào)，達(dá)到調(diào)整時(shí)的目的。 時(shí)模塊為一個(gè) 24 進(jìn)制的計(jì)數(shù)器， daout 為 向 動(dòng)態(tài) 掃描控制模塊 提供秒的個(gè)位和十位數(shù)據(jù)的信號(hào)。 分計(jì)數(shù)到 60 時(shí)的進(jìn)位輸出信號(hào) enhour1 和時(shí)調(diào)整輸入信號(hào) hourset，經(jīng)或 關(guān)系 后接時(shí)脈沖輸入端 clk。 daout 為 向 動(dòng)態(tài) 掃描控制模塊 提供時(shí)的個(gè)位和十位數(shù)據(jù)的信號(hào)。 動(dòng)態(tài) 掃描模 塊中 smclk為動(dòng)態(tài)掃描控制模塊的脈沖輸入，由外部脈沖發(fā)生電路提供，頻率約 為1kHz； sel0、 sel sel2接外部 3－ 8譯碼器 74LS138的輸入端 A、 B、 C（譯碼器輸出經(jīng) 75451驅(qū)動(dòng) LED 數(shù)碼管的位選端）； sec[6..0]、 min[6..0]、 hour[5..0]分別為秒模塊 、 分模塊、時(shí)模塊計(jì)數(shù)段碼輸出控制信號(hào)。該模塊實(shí)現(xiàn)時(shí)間的動(dòng)態(tài)掃描顯示 控制 。 段碼譯碼模塊是將 動(dòng)態(tài) 掃描模 塊輸出的 BCD碼轉(zhuǎn)換成驅(qū)動(dòng)數(shù)碼管所需要的信號(hào)。 整點(diǎn)報(bào)時(shí)模塊 用于產(chǎn)生整點(diǎn)時(shí)的 LED發(fā)光二極管彩燈 和 報(bào)時(shí)輸出。 分模塊輸出的 信號(hào) 接入 dain 。 整點(diǎn)聲音報(bào)時(shí) 輸出 信號(hào) speak接 蜂鳴器輸入，信號(hào) lamp[2..0]控制整點(diǎn)時(shí) 產(chǎn)生 60 秒的 LED發(fā)光二極管彩燈閃爍報(bào)時(shí) 輸出信號(hào) 。 圖 21 頂層電路設(shè)計(jì)原理圖 基于 FPGA 的數(shù)字時(shí)鐘設(shè)計(jì) 4 第 3 章 數(shù)字時(shí)鐘的底層模塊設(shè)計(jì) 秒模塊設(shè)計(jì) 圖 31 秒模塊頂層設(shè)計(jì)原理圖 秒模塊 VHDL 程序 library ieee。 use 。 use 。 entity sec is port(clk,reset,min_set:in std_logic。clk 為 1Hz 的秒脈沖輸入信號(hào)， reset 為秒清零（復(fù)位）信號(hào) min_set 為分鐘調(diào)整 enmin:out std_logic。 enmin 為秒模塊進(jìn)位輸出 daout:out std_logic_vector(6 downto 0))。 2n1≥ 60， n=7， 27=64，分鐘用 7 位二進(jìn)制數(shù)表示 daout（ 6..4）為十位， daout（ 3..0）為個(gè)位， 60 循環(huán)計(jì)數(shù) end entity sec。 architecture behave of sec is signal count:std_logic_vector(6 downto 0)。 定義內(nèi)部計(jì)數(shù)節(jié)點(diǎn)， 60 循環(huán)計(jì)數(shù) signal enmin1,enmin2:std_logic。 enmin 為 60 秒產(chǎn)生的進(jìn)位， enmin2 為調(diào)分鍵產(chǎn)生的向分模塊的進(jìn)位 begin daout=count。 enmin2=(min_set and clk)。 enmin=(enmin1 or enmin2)。 60 秒鐘到和調(diào)分鍵均向分模塊產(chǎn)生進(jìn)位脈沖 process(clk,reset,min_set) begin if(reset=39。039。)then count=0000000。 檢測(cè)秒模塊的 1Hz 脈沖上升沿 elsif(clk39。event and clk=39。139。)then if(count(3 downto 0)=1001)then 秒的個(gè)位是否到“ 9” if count(6 downto 4)=101then 秒各位到“ 9”后，十位計(jì) 數(shù)到“ 5” 信息與控制工程學(xué)院硬件課程設(shè)計(jì)說(shuō)明書(shū) 5 enmin1=39。139。 秒模塊的 60 秒進(jìn)位輸出 enmin 置“ 1”，向分模塊產(chǎn)生進(jìn)位 count=0000000。 秒計(jì)數(shù)值“ 0000000”（零秒） else count=count+7。 秒各位到“ 9”后，十位計(jì)數(shù)沒(méi)到“ 5”，則加“ 7”變?yōu)椤?0”，同時(shí)向十位進(jìn)位 end if。 else count=count+1。 秒