數(shù)字系統(tǒng)課程設(shè)計(jì)報(bào)告書基于fpga的數(shù)字鐘設(shè)計(jì)(編輯修改稿)
2025-04-19 08:43 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 _ten_c amp。 min_ten_c) begin if ({hour_ten,hour_one} = 839。h23) begin hour_one = 0。 hour_ten = 0。 end else begin if (hour_one = 9) begin hour_one = 0。 hour_ten = hour_ten + 1。 end else hour_one = hour_one + 1 。 end end temp = min_ten_c。endendmodule 1602顯示驅(qū)動(dòng)模塊設(shè)計(jì)與實(shí)現(xiàn) 1602顯示驅(qū)動(dòng)模塊圖 圖（） 1602顯示驅(qū)動(dòng)模塊程序module lcd_1602_drive(clk, //500Hz時(shí)鐘 set_state, second_one_set,second_ten_set, minute_one_set,minute_ten_set, hour_one_set,hour_ten_set, second_one,second_ten, minute_one,minute_ten, hour_one,hour_ten, rs, rw, en, data )。input clk。input set_state。input [3:0] second_one_set,second_ten_set。input [3:0] minute_one_set,minute_ten_set。input [3:0] hour_one_set,hour_ten_set。input [3:0] second_one,second_ten。input [3:0] minute_one,minute_ten。input [3:0] hour_one,hour_ten。output rs,rw,en。reg rs,rw,en。output [7:0] data。reg [7:0] data。 reg [7:0] seg1,seg2,next。 reg [31:0] data_clock。 reg [39:0] data_chars。 reg [27:0] counter,counter1,counter2。 reg [0:7] m[10:0]。 wire[31:0] data_clock1。 wire[31:0] set_clock。 parameter chars=CLOCK。parameter state0= 839。d0, camd0= 839。d1, state1= 839。d2, camd1= 839。d3, state2= 839。d4, camd2= 839。d5, state3= 839。d6, camd3= 839。d7, state4= 839。d8, camd4= 839。d9, state5= 839。d10, data0= 839。d11, state6= 839。d12, camd5= 839。d13, state7= 839。d14, data1= 839。d15, state8= 839。d16。 initial begin m[0] =839。b0011_0000。//字符“0”代碼 m[1] =839。b0011_0001。//字符“1”代碼 m[2] =839。b0011_0010。//字符“2”代碼 m[3] =839。b0011_0011。//字符“3”代碼 m[4] =839。b0011_0100。//字符“4”代碼 m[5] =839。b0011_0101。//字符“5”代碼 m[6] =839。b0011_0110。//字符“6”代碼 m[7] =839。b0011_0111。//字符“7”代碼 m[8] =839。b0011_1000。//字符“8”代碼 m[9] =839。b0011_1001。//字符“9”代碼 m[10]=839。b0011_1010。//字符“:”代碼 end Assigndata_clock1={hour_ten,hour_one,439。d10,minute_ten,minute_one,439。d10,second_ten,second_one}。 //8 assign set_clock={hour_ten_set,hour_one_set,439。d10,minute_ten_set,minute_one_set,439。d10,second_ten_set,second_one_set}。 //8 always@(posedge clk) beginif(set_state==0) begin case(next)// 初始化//****************************************************************** state0: begin rs=0。 rw=0。 data=839。h38。 en=1。 next=camd0。 //8位總線，顯示2行 5*7 seg1=839。b1000_0101。 //第一行首地址 seg2=839。b1100_0011。 //第二行首地址 end camd0: begin en=0。 rw=1。 next=state1。 end state1: begin rs=0。 rw=0。 data=839。h0c。 en=1。 next=camd1。 end //顯示器打開，無光標(biāo)，光標(biāo)不閃爍 camd1: begin en=0。 rw=1。 next=state2。 end state2: begin rs=0。 rw=0。 data=839。h06。 en=1。 next=camd2。 end //寫入新數(shù)據(jù)光標(biāo)右移，寫入新數(shù)據(jù)后顯示屏不移動(dòng) camd2: begin en=0。 rw=1。 next=state3。 end state3: begin rs=0。 rw=0。 data=839。h01。 en=1。 next=camd3。 end //清屏 camd3: begin en=0。 rw=1。 next=state4。 end//*******************************************************************// 第一行，顯示CLOCK//***************
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