【導(dǎo)讀】1．掌握利用EDA開發(fā)工具M(jìn)ax+plusII進(jìn)行可編程邏輯器件設(shè)計(jì)的方法；2．掌握用FPGA進(jìn)行計(jì)數(shù)器、譯碼器及LED動(dòng)態(tài)掃描顯示驅(qū)動(dòng)電路設(shè)計(jì)的方法；3．熟練掌握可編程邏輯器件的文本輸入層次化設(shè)計(jì)方法；4．掌握利用Max+plusII進(jìn)行軟件仿真及對(duì)可編程邏輯器件進(jìn)行硬件下載的方法。設(shè)計(jì)并實(shí)現(xiàn)數(shù)字鐘?？蓴U(kuò)展其它功能。計(jì)作品的功能，進(jìn)行課程設(shè)計(jì)答辯。

　　

【正文】 z 秒脈沖輸入，用于整點(diǎn)聲報(bào)時(shí)發(fā)出間斷報(bào)時(shí)響聲 dain:in std_logic_vector(6 downto 0)。 分鐘模塊計(jì)數(shù)輸入 speak:out std_logic。 整點(diǎn)聲報(bào)時(shí)輸出，外接蜂鳴器 lamp:out std_logic_vector(2 downto 0))。 信息與控制工程學(xué)院硬件課程設(shè)計(jì)說明書 13 整點(diǎn)光報(bào)時(shí)輸出，可外接紅、藍(lán)、黃三個(gè)發(fā)光二極管 end entity bsmk。 architecture behave of bsmk is signal count:std_logic_vector(1 downto 0)。 定義內(nèi)部計(jì)數(shù)節(jié)點(diǎn) begin process(clk) begin speak=count(0)and clk。 整點(diǎn)時(shí)進(jìn)行聲報(bào)時(shí) if(clk39。event and clk=39。139。)then if(dain=0000000)then “ 0000000”（“零分”）時(shí) ，即為整點(diǎn) if(count10)then count=01。 else count=count+1。 end if。 if(count=01)then lamp=001。 整點(diǎn)光報(bào)時(shí)，可接紅色發(fā)光二極管 elsif(count=10)then lamp=010。 整點(diǎn)光報(bào)時(shí)，可接綠色發(fā)光二極管 elsif(count=11)then lamp=100。 整 點(diǎn)光報(bào)時(shí)，可接黃色發(fā)光二極管 end if。 else lamp=000。 count(0)=39。039。 沒到整點(diǎn)時(shí)，無聲光報(bào)時(shí)輸出 end if。 end if。 end process。 end behave。 整點(diǎn)報(bào)時(shí)模塊 的仿真 實(shí)現(xiàn) clk 為脈沖輸入信號(hào)， lamp 表示報(bào)警燈的信號(hào)顯示， speak 表示蜂鳴器報(bào)警信號(hào)顯示。 由圖 312 可以看出，當(dāng) clk 輸入脈沖信號(hào)時(shí)， dain 并沒有信號(hào)產(chǎn)生。而 count 開始啟動(dòng)計(jì)數(shù)，在 時(shí) ,報(bào)時(shí) speak開始報(bào)警 ， lamp 閃爍顯示 。在 時(shí)， dain 變?yōu)?1， speak 和 lamp 都變?yōu)榈碗娖剑ú辉賵?bào)警）。 由此可以看出在 dain 為零時(shí)，分鐘即為零。 如上所述功能實(shí)現(xiàn)。 圖 312 整點(diǎn)報(bào)時(shí)模塊仿真圖 基于 FPGA 的數(shù)字時(shí)鐘設(shè)計(jì) 14 第 4 章 數(shù)字 時(shí)鐘的設(shè)計(jì)實(shí)現(xiàn) 數(shù)字時(shí)鐘的硬件設(shè)計(jì)過程 (1) 開發(fā) 環(huán)境 的打開 單擊“開始” — “所有程序” — “ MAX+plus II BASELINE” —“MAX+plus II BASELINE” (2) 建立文件 單擊“ MAX+plus II” — “ Gnaphic Editor”來建立新的文件， 輸入各模塊原理圖、引腳、原件，定義后連接原理圖和原件以及引腳，單擊“保存” — “編譯”進(jìn)行文件的編譯錯(cuò)誤檢查。 硬件下載過程 接口設(shè)置 在當(dāng)前文件下單擊“ File” — “ Project” — “ Set Project to Current File”指定文件，點(diǎn)擊“ MAX+plus II” — “ Programmer” 彈出下載對(duì)話框如圖 41，后選擇“ Options” — “ Hardware Setup”在對(duì)話框中選擇“ ByteBlaster(MV)”后單擊確定按鈕完成 設(shè)置。 圖 41 接口設(shè)置對(duì)話框 器件編程的下載 接口設(shè)置成功以后，單擊“ JIAG” — “ MultiDevice JIAG Chain Setup”進(jìn)入器件編程選擇對(duì)話框，如圖 42，此時(shí)點(diǎn)擊“ Select Programming File” 找到文件名為“ ”的 編程 文件并 按“ ADD” 添加 到列表 后 點(diǎn)擊 “ OK” 退出對(duì)話框 ，完成設(shè)置 。 此時(shí)檢查 PC 機(jī)與硬件箱的連接情況，確認(rèn)數(shù)據(jù)線連接無誤后點(diǎn)擊“ Programmer”對(duì)話框中的“ Configure”進(jìn)行對(duì)器件編 程的下載，當(dāng)進(jìn)度條達(dá)到 100 的時(shí)候會(huì)提示下載成功。 信息與控制工程學(xué)院硬件課程設(shè)計(jì)說明書 15 圖 42 器件編程選擇對(duì)話框 硬件電路連接 圖 43 引腳連接示意圖 基于 FPGA 的數(shù)字時(shí)鐘設(shè)計(jì) 16 編程下載成功后單擊軟件中的“ MAX+plus II” — “ Floorplan Editor”查看引腳連接示意圖 ,如圖 43，根據(jù)引腳圖連接各硬件。 硬件電路連接說明 FLEX10K芯片 EPF10K10LC844的 1引腳 接入頻率約為 1Hz的脈沖， 43 引腳接入頻率約為 1KHz的掃描脈沖， 2 引腳接復(fù)位按鈕 (RESET)，用于時(shí)間清零 。2 2 23 引腳分 別 接指示燈 lamp0、 lamplamp2， 用于燈光指示 。42引腳接時(shí)設(shè)置按鈕 (HOURSET)， 用于時(shí)設(shè)置 。44 引腳接分設(shè)置按鈕 (MINSET),用于分設(shè)置 。28 引腳接蜂鳴器 (SPEAKER),用于報(bào)時(shí)提醒 。28(sel0)、 29(sel1)、 30(sel2)分別接SN74LS138N譯碼器的 1(A)、 2(B)、 3(C)引腳 ， 用于控制數(shù)碼管的位選 。5966（ led7s6led7s0）分別接數(shù)碼管的 ga引腳； 67 接數(shù)碼管的 dp端。 信息與控制工程學(xué)院硬件課程設(shè)計(jì)說明書 17 結(jié) 論 將設(shè)計(jì)程序下砸到實(shí)驗(yàn)箱上運(yùn)行調(diào)試后，最終結(jié)果與預(yù)期效 果基本一致，時(shí)、分、秒能夠正常計(jì)數(shù)并且能夠由控制鍵分別設(shè)置，整點(diǎn)報(bào)時(shí)弄能正常。 在此次的數(shù)字鐘設(shè)計(jì)過程中，更進(jìn)一步地了解和熟悉有關(guān)數(shù)字電路的知識(shí)和具體的應(yīng)用。學(xué)會(huì)了利用 MAX+PlusII 和 DXP 軟件進(jìn)行原理圖的繪制，硬件描述語言 VHDL 的編寫，程序的仿真等工作。并能根據(jù)仿真結(jié)果分析設(shè)計(jì)的存在的問題和缺陷，從而進(jìn)行程序的調(diào)試和完善。 在設(shè)計(jì)電路中，往往是先仿真后連接實(shí)物圖，但有時(shí)仿真和電路連接并不是完全一致的，例如在對(duì)具體模塊的仿真的過程中，往往沒有考慮到整體設(shè)計(jì)的層面以及與上下模塊接口的設(shè)計(jì)。再加上器件對(duì) 信號(hào)的延時(shí)等問題，實(shí)際下載到實(shí)驗(yàn)箱上后會(huì)出現(xiàn)一系列的問題，因此方正圖和電路圖連接圖還是有一定區(qū)別的。 此次的數(shù)字鐘設(shè)計(jì)重點(diǎn)在于報(bào)時(shí)模塊的代碼編寫。通過這次的設(shè)計(jì)實(shí)驗(yàn)更進(jìn)一步地增強(qiáng)了實(shí)驗(yàn)的動(dòng)手能力，對(duì)數(shù)字鐘的工作與原理有了更加透徹的理解。 在實(shí)驗(yàn)中遇到的問題： 1．將程序編寫完成后，進(jìn)行編譯時(shí)發(fā)生錯(cuò)誤，進(jìn)行檢查發(fā)現(xiàn)錯(cuò)誤并改正后編譯成功。 2． 當(dāng)程序下載到實(shí)驗(yàn)箱后，數(shù)碼管顯示錯(cuò)位，并且小時(shí)隨秒同時(shí)跳動(dòng)。經(jīng)過檢查發(fā)現(xiàn) 導(dǎo)線與接口接觸不良，導(dǎo)致以上現(xiàn)象，經(jīng)過調(diào)整，一切顯示正常。 3．通過按鍵調(diào)節(jié)時(shí)、分時(shí)，發(fā)現(xiàn)數(shù)碼管顯 示跳動(dòng)速度快并有跳數(shù)延時(shí)現(xiàn)象，考慮可能是因?yàn)槠骷牟煌瑢?dǎo)致延時(shí)現(xiàn)象并按鍵的時(shí)長不同導(dǎo)致，通過調(diào)節(jié)延時(shí)解決了上述問題。 4． 由于 本 次試驗(yàn)是基于 FPGA 器件實(shí)現(xiàn)的，器件的編程信息存放在 RAM 中，斷電易丟失 ，所以此問題可以增加外配存儲(chǔ)器來解決。 基于 FPGA 的數(shù)字時(shí)鐘設(shè)計(jì) 18 參考文獻(xiàn) [1] 譚會(huì)生，張昌凡 . EDA 技術(shù)及應(yīng)用 . 西安：西安電子科技大學(xué)出版社， [2] 趙曙光，郭萬有，楊頌華 .. 可編程邏輯器件原理、開發(fā)與應(yīng)用 . 西安：西安電子科技大學(xué)出版社， [3] 潘松，黃繼業(yè) . EDA 技術(shù)實(shí)用教程 . 北京：科 學(xué)出版社， [4] 李洋，張曉燕，田曉平編 . EDA 技術(shù)實(shí)用教程 . 北京：機(jī)械工業(yè)出版社， [5] 李國洪，沈明山，胡輝 . 可編程器件 EDA 技術(shù)與實(shí)踐 . 北京：機(jī)械工業(yè)出版社， [6] 趙雅興 . FPGA 原理、設(shè)計(jì)與應(yīng)用 . 天津：天津大學(xué)出版社， [7] 翟玉文等編著 .電子設(shè)計(jì)與實(shí)踐 .北京：中國電力出版社， 信息與控制工程學(xué)院硬件課程設(shè)計(jì)說明書 19 附 錄 附圖 數(shù)字鐘電路原理圖 CLK1IN2DEV_CLR3DATA75DATA66DATA57DATA48DATA39DATA210DATA111DATA012DCLK13nCE14TDI15I/O16I/O17I/O18I/O19I/O21I/O22I/O23I/O24I/O25I/O27I/O28I/O29I/O30MSEL031MSEL132nCONFIG34I/O35I/O36I/O37I/O38I/O39CLK43IN44I/O47I/O48I/O49I/O50I/O51I/O52I/O53I/O54nSTATUS55TRST56TMS57I/O58I/O59I/O60I/O61I/O62I/O64I/O65I/O66I/O67INIT_DONE69RDYnBUSY70I/O71I/O72CLKUSR73TDO74nCEO75CONF_DONE76TCK77nCS78CS79nWS80nRS81DEV_OE83IN84VCCINT4VCCINT20GNDINT26VCCINT33VCCINT40GNDINT41VCCINT45GNDINT46VCCINT63GNDINT68GNDINT82IN42EPF10K10LC8441 2 3 4 5 6 7a b c d e f g8dp9GNDabfcgdedp10NC1 2 3 4 5 6 7a b c d e f g8dp9GNDabfcgdedp10NC1 2 3 4 5 6 7a b c d e f g8dp9GNDabfcgdedp10NC1 2 3 4 5 6 7a b c d e f g8dp9GNDabfcgdedp10NC1 2 3 4 5 6 7a b c d e f g8dp9GNDabfcgdedp10NC1 2 3 4 5 6 7a b c d e f g8dp9GNDabfcgdedp10NCSMCLKCLKLampLamp LampR91KR101KR111Kreset hourset minset10K10K10KVCCA1B2C3OE2A4OE2B5OE16Y77GND8Y69Y510Y411Y312Y213Y114Y015VCC16U? SN74LS138NA11A26B12B27VCC8GND4Y13Y25DS75451NA11A26B12B27VCC8GND4Y13Y25DS75451NA11A26B12B27VCC8GND4Y13Y25DS75451NGNDSpeaker90131K1KVCCVCCR1330R2330R3330R4330R5330R6330R7330R8330lamp0 lamp1 lamp2sel0 sel1 sel2VCCLED7S6LED7S5LED7S4LED7S3LED7S2LED7S1LED7S0DPQ913Q55Q47Q64Q1015Q121Q76GND8Q132Q814Q143CLK010CLK09RST12CLK111VDD16U? CD4060Q913Q55Q47Q64Q1015Q121Q76GND8Q132Q814Q143CLK010CLK09RST12CLK111VDD16U? CD4060124M12pFC212pFC11KHz1HzVCC116100KC3 12uFclksmclk