【正文】 SIGNAL CARRY2: STD_LOGIC。 SIGNAL C1, C2, C3: STD_LOGIC。 CARRY_OUT: OUT STD_LOGIC)。 COMPONENT CNT6 PORT (CLK,CLR,ENA: IN STD_LOGIC。 CARRY_OUT: OUT STD_LOGIC)。 COMPONENT CNT10 PORT (CLK, CLR, ENA: IN STD_LOGIC。 QOUT:OUT STD_LOGIC)。 END COMPONENT。 ARCHITECTURE ART OF MIAOBIAO IS COMPONENT FENPI PORT (CLK: IN STD_LOGIC。 DOUT:OUT STD_LOGIC_VECTOR (31 DOWNTO 0))。 CLK: IN STD_LOGIC。 USE 。感謝他們對我的關(guān)心、關(guān)注和支持！同窗之誼和手足之情，我將終生難忘！師生之情，血濃于水的感情將陪伴我度過一生，這將是我進(jìn)步的階梯。 路漫漫其修遠(yuǎn)兮，吾將上下而求索。我愿借此機(jī)會向老 師表示衷心的感謝！ 回顧四年學(xué)習(xí)期間的一千余個日日夜夜，自己為有機(jī)會擺脫工作的煩惱與浮躁，靜心鉆研，潛心研究，并取得初步研究成果而感到欣慰。在設(shè)計(jì)過程中， 許 老師多次認(rèn)真講解設(shè)計(jì)的要求及注意事項(xiàng)，并就設(shè)計(jì)中的具體問題提出了很好的建議和意見。 畢業(yè)設(shè)計(jì)是大學(xué)最重要的任務(wù)之一，是將所學(xué)知識綜合運(yùn)用，設(shè)計(jì)一個獨(dú)立的與實(shí)踐緊密聯(lián)系的系統(tǒng)。用 VHDL 硬件描述語言的形式來進(jìn)行數(shù)字系統(tǒng)的設(shè)計(jì)方便靈活，利用 EDA 軟件進(jìn)行編譯優(yōu)化仿真極大地減少了 電路 設(shè)計(jì)時間和可能發(fā)生的錯誤，降低了開發(fā)成本，這種設(shè)計(jì)方法在數(shù)字系統(tǒng)設(shè)計(jì)中發(fā)揮越來越重要的作用。在設(shè)計(jì)中要求我要有耐心和毅力，還要細(xì)心，稍有不慎，一個小小的錯誤就會導(dǎo)致結(jié)果的不正確，而對錯誤的檢查要求我要有足夠的耐心，通過這次設(shè)計(jì)和設(shè)計(jì)中遇到的問題，也積累了一定的經(jīng)驗(yàn)，對以后從事集成電路設(shè)計(jì)工作會有一定的幫助。 開始做設(shè)計(jì)時總是會犯一些錯誤，只有經(jīng)過不停的改錯不停的編譯得到正確的程序說明了作為 軟件編程人員是不能粗心大意的，一個程序的質(zhì)量的高低與你細(xì)心與否有著一定的聯(lián)系。首先從系統(tǒng)設(shè)計(jì)入手 ,在頂層進(jìn)行功能劃分和結(jié)構(gòu)設(shè)計(jì) ,頂層模塊中的每個次層模塊均可完成一個較為獨(dú)立的功能 ,次模塊在調(diào)試成功后可生成一個默認(rèn)符號 ,以供上一層模塊調(diào)用。整個設(shè)計(jì)分為 4 個主要模塊。本設(shè)計(jì) 運(yùn)用層次化設(shè)計(jì)方法，完成各電路模塊的連接，計(jì)時精度大于 1／ 100S，計(jì)時器能 顯示 1／ 100S 的時間，顯示的時間問 0到 12小時。 （ 2）在設(shè)置好下載器后，我開始程序運(yùn)行，發(fā)現(xiàn)下載進(jìn)去后，數(shù)碼管沒有變化，我逐一查找，發(fā)現(xiàn)數(shù)碼管沒有出錯， CD4511 沒有出錯，原來是清零按鍵在起作用，我按下清零按鍵后，程序終于正常運(yùn)行。 調(diào)試過程發(fā)現(xiàn)的問題與解決方法 （ 1） 在下載過程中，在引腳鎖定完后進(jìn)行編程下載時，發(fā)現(xiàn) Hardware setup沒有 No Hardware,插進(jìn)下載器也沒有硬件設(shè)置。測試點(diǎn) 2清零部分：按下清零按鍵后， 8 個數(shù)碼管都顯示 0，再次按下后程序正常運(yùn)行 。 系統(tǒng)性能測試 測試內(nèi)容 本次測試將應(yīng)用程序下載到 EP2C5T144C8N 中，然后用杜邦線連接各個功能塊，進(jìn)行功能測試。同時要注意用杜邦線進(jìn)行 FPGA 與排針相連時注意 CD4511 各個引腳的先后關(guān)系。 同時可以利用已經(jīng)焊好的電路，一部分一部分的進(jìn)行調(diào)試。 仿真部分采用 QuartusⅡ 軟件，此軟件功能強(qiáng)大 且操作較為簡單，可以很容易的實(shí)現(xiàn)各種系統(tǒng)的仿真。前者不需要硬件仿真器，可借助于軟件仿真器即可；后者一般需要仿真系統(tǒng)的支持。 軟件調(diào)試 軟件程序的調(diào)試一般可以將重點(diǎn)放在分模塊調(diào)試上，統(tǒng)調(diào)是最后一環(huán)。 (4) 把 計(jì)數(shù)器 的狀態(tài)轉(zhuǎn)換信號接至 LED 數(shù)碼管的譯碼電路，觀察 8個 LED數(shù)碼管是否按設(shè)計(jì)要求顯示計(jì)數(shù)。反復(fù)調(diào)試，直到準(zhǔn)確為止。然后按照以下步驟進(jìn)行調(diào)試： (1) 脈沖信號發(fā)生器的調(diào)試，調(diào)試振蕩電路和分頻電路，使輸出頻率符合設(shè)計(jì)要求。 在檢測 CD4511 跟數(shù)碼管時，我 用 10 進(jìn)制 計(jì)數(shù)器，譯碼程序跟顯示程序逐一檢測每一個 CD4511 跟與之相配的數(shù)碼管，看數(shù)碼管是否是按照從‘ 0’到‘ 9’正常的運(yùn)行，我發(fā)現(xiàn)有個別數(shù)碼管的段共亮，這說明存在著短接，我用萬用表檢測過后，發(fā)現(xiàn)有 2 個電阻相連，我把它們分開后，數(shù)碼管終于正常顯示。按照要求調(diào)用相關(guān)程序，運(yùn)行，觀察現(xiàn)象?，F(xiàn)象正常，說明 CD4511 正常，可以使用。 CD4511。按照要求調(diào)用相關(guān)程序，運(yùn)行，觀察現(xiàn)象。將萬用表的探針放到 FPGA 接電源的引腳上檢測一下，看是否符合要求。 手工檢測 焊好電路板后，首先要檢查加工質(zhì)量，并確保沒有任何方面的錯誤，如短路和斷路，尤其要避免電源短路；元器件在安裝前要逐一檢查，用萬用表測其數(shù)值，看是否與所用相同；完成焊接后，應(yīng)先空載上電（芯片座上不插芯片），并檢查各引腳的電位是否正確。 硬件電路的 設(shè)計(jì)與 調(diào)試 本系統(tǒng)的主要邏輯設(shè)計(jì)由一片 EP2C5T144C8N 芯片完成，編寫的 VHDL 源程序在 Altera 公司的邏輯綜合工具 Quartus Ⅱ 下經(jīng)過編譯和功能仿真測試后，針對下載芯片進(jìn)行管腳配置，下載到 EP2C5T144C8N 芯片中，進(jìn)行相應(yīng)的硬件調(diào)試，調(diào)試結(jié)果與軟件仿真的結(jié)果相吻合，驗(yàn)證了設(shè)計(jì)完成了預(yù)定功能。在設(shè)計(jì)輸入之后， Quartus II 的編譯器將給出設(shè)計(jì)輸入的錯誤報告。 Quartus II 編譯器支持的硬件描述語言有 VHDL（支持 VHDL’87及 VHDL’97標(biāo)準(zhǔn)）、 Verilog HDL 及 AHDL（ Altera HDL） 。 Altera 公司提供的 LPM函數(shù)均基于 Altera 器件的結(jié)構(gòu)做了優(yōu)化設(shè)計(jì)。在 Compiler Tool 窗口中，可以打開該模塊的設(shè)置文件或報告文件，或打開其他相關(guān)窗口。可以通過選擇 Start Compilation 來運(yùn)行所有的編譯器模塊，也可以通過選擇 Start 單獨(dú)運(yùn)行各個模塊。編譯器包 括的功能模塊有分析 /綜合器（ Analysis amp。此外， Quartus II 與 MATLAB 和 DSP Buider 結(jié)合，可以進(jìn)行基于 FPGA 的 DSP 系統(tǒng)開發(fā)和數(shù)字通信模塊的開發(fā)。 Quartus II 也可以利用第三方的綜合工具，如 Leonardo Spectrum、 Synplify Pro、 FPGA Compiler II ，并能直接調(diào)用這些工具。 Altera 公司的 Quartus II 提供了完整的多平臺設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要，也是單芯片可編程系統(tǒng)（ SOPC）設(shè)計(jì)的綜合性環(huán)境和 SOPC 開發(fā)的基本設(shè)計(jì)工具，并為 Altera DSP 開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境。 Quartus II 在 21 世紀(jì)初推出，七界面友好，使用便捷。 其工作真值表如圖 所示。 A、 B、 C、 D為 8421BCD 碼輸入端。 LE：鎖定控制端，當(dāng) LE=0 時，允許譯碼輸出。 LT： 3腳是測試輸入端，當(dāng) BI=1， LT=0 時，譯碼輸出全為 1，不管輸入 DCBA 狀態(tài)如何，七段均發(fā)亮，顯示“ 8”。 CD4511 是一個用于驅(qū)動共陰極數(shù)碼管（顯示器）的 BCD 碼 —— 七段碼譯碼器，其特點(diǎn)是：具有BCD 轉(zhuǎn)換、消隱和鎖存控制、七段譯碼及驅(qū)動功能，可直接驅(qū)動 LED顯示器。 因此在此次設(shè)計(jì)中我選用的是 ALTERA公司的 Cyclone II 系列的 EP2C5T144C8N[7]。因此， FPGA 的使用非常靈活。當(dāng)需要修改 FPGA 功能時，只需換一片 EPROM 即可。掉電后， FPGA 恢復(fù)成白片， 內(nèi)部邏輯關(guān)系消失，因此， FPGA 能夠反復(fù)使用。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 目前 FPGA 的品種很多，有 XILINX 的 XC 系列、 TI 公司的 TPC 系列、 ALTERA公司的 CYCLONE 系列等。 (5)FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 （ 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。 FPGA 的基本特點(diǎn)主要有： （ 1） 采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 顯示譯碼電路：將用于顯示 BCD 碼數(shù)據(jù)進(jìn)行譯碼，計(jì)時電路的結(jié)果的 8 位BCD 碼輸出端 Q 經(jīng)外部的譯碼電路后用于選擇對應(yīng)計(jì)時結(jié)果顯示數(shù)碼管的公共端。若該數(shù)碼管的為共 陰極數(shù)碼管，則該位為 1 時，表示此數(shù)碼管發(fā)光，如為 0，表示此數(shù)碼管不發(fā)光，對 7 個數(shù)碼管進(jìn)行編號。一般規(guī)定，輸出信號為 ‘ 1’ 時表示它所控制的可發(fā)光二極管為點(diǎn)亮狀態(tài)；輸出信號為 ‘ 0’ 時表示它所控制 的可發(fā)光二極管為熄滅狀態(tài) 。 七段字符顯示器的基本原理是將所要顯示的數(shù)字翻譯成構(gòu)成該電路中可發(fā)光二極管的驅(qū)動信號，因此也可以將其視為一種譯碼電路。 10 進(jìn)制模塊的仿真波形圖如圖 所示： 譯碼顯示電路 模塊 在數(shù)字電路系統(tǒng)中，人們常常需要將數(shù)字電路中表示數(shù)字、文字、符號的二進(jìn)制代碼翻譯成人們習(xí)慣的形式，并且使其直觀地 顯示出來以便直接讀數(shù)。當(dāng) CQ[3… 0]為 5時， CARRY_OUT 產(chǎn)生一個進(jìn)位。計(jì)數(shù)器的數(shù)字通過 CQ[3… 0]輸入 CD4511去驅(qū)動數(shù)碼管顯示出來，當(dāng)計(jì)數(shù)器大于 5 時， CARRY_OUT 產(chǎn)生一個進(jìn)位。 當(dāng) CLR 為高電平時，說明清零按鍵被按下 ，計(jì)數(shù)器清零。 CQ [3… 0]:數(shù)碼管驅(qū)動 4輸入端。 CLR:清零信號輸入端。 在本次設(shè)計(jì)中，采用異步計(jì)數(shù)器的方法，用硬件描述語言描述一個異步計(jì)數(shù)器，將低 /高位計(jì)數(shù)器的輸出作為高 /低位計(jì)數(shù)器的時鐘信號， 在本設(shè)計(jì)中要用到10 進(jìn)制跟 6 進(jìn)制組合形成兩 個 100 進(jìn)制計(jì)數(shù)器，兩個 60 進(jìn)制計(jì)數(shù)器。 計(jì)數(shù)器的原理是將幾個觸發(fā)器按照一定的順序連接起來，然后根據(jù)觸發(fā)器的狀態(tài)按照一定的規(guī)律隨時鐘的變化來記憶時鐘的個數(shù)。 計(jì)數(shù) 電路 模 塊 在數(shù)字秒表系統(tǒng)中要用到各種計(jì)數(shù)器。 QOUT：去抖后按鍵穩(wěn)定輸出端。 C=B 結(jié)束 QOUT=A||B||C 開始 圖 去抖 模塊 外部端口 圖 各端口的作用如下： CLK:時鐘輸入端。 其軟件設(shè)計(jì)的流程圖如圖 所示 ： 圖 去抖模塊流程圖 去抖模塊的外部端口如 圖 所示： 輸 入 初 始 值 CLK ，CLR,ENA 設(shè)置中間變量 A,B,C CLK 上升沿到來 A=DIN。 通常在按鍵較少時可用硬件方法消除抖動，一般采用 RS 觸發(fā)器作為常用的消抖電路，如果按鍵較多時，常用軟件消除抖動。按鍵抖動會引起被誤讀多次。抖動時間的長短由按鍵的 機(jī)械特性決定，一般為 510ms 。因?yàn)樵O(shè)計(jì)采用的是機(jī)械式的按鍵，由于存在機(jī)械觸動的彈性作用，一個按鍵開關(guān)在閉合時不會馬上穩(wěn)定地接通，在斷開時也不會馬上斷開。其仿真波形如 圖 所示： 圖 分頻電路模塊波形仿真圖 由圖，我們可以知道：當(dāng) CLK 經(jīng)過 10 個周期后， NEWCLK 產(chǎn)生一個 有效的正跳變，形成一個 進(jìn)位。 NEWCLK:分頻后的時鐘輸出端。 本設(shè)計(jì)需要一個計(jì)時范圍為 秒 － 12 小時的秒表，首先需要獲得一個比較精確的計(jì)時基準(zhǔn)信號，這里時周期為 1/100 s的計(jì)時脈沖，所以采用一個標(biāo)準(zhǔn)時鐘信號源 1KHZ 經(jīng)分頻后獲得一個精確的 100HZ 的脈沖。所謂分頻電路，就是將一個給定的頻率較高的數(shù)字輸入信號經(jīng)過適當(dāng)處理后，產(chǎn)生一個或數(shù)個頻率較低的數(shù) 字輸出信號。 按 鍵 按鍵消抖處理 分頻電路 主控電路 計(jì) 時 電 路 七段數(shù)碼管譯碼電路 CLK 輸入 FPGA 圖 數(shù)字秒表原理框圖 圖 數(shù)字秒表的頂層 RTL 電路圖 FPGA 內(nèi)部 各 單元 模塊設(shè)計(jì) 與仿真 分頻電路模塊 的設(shè)計(jì) 在基于 EDA 技術(shù)的數(shù)字電路系統(tǒng)設(shè)計(jì)中，分頻電路應(yīng)用十分廣泛。 本系統(tǒng)設(shè)計(jì)采用自頂向下的設(shè)計(jì)方案， 根據(jù)數(shù)字 秒表 的系統(tǒng)原理框圖 如圖， 設(shè)計(jì)系統(tǒng)的頂層 RTL 電路圖如圖 所 示 。 系統(tǒng)的總體設(shè)計(jì) 數(shù)字 秒表 的頂層電路圖及時序分析采用硬件描述語言設(shè)計(jì)一個復(fù)雜電路系統(tǒng)， 其中包括時鐘分頻模塊、按鍵去抖模塊、計(jì)數(shù)模塊、顯示模塊四個主要部分，運(yùn)用自頂向下的設(shè)計(jì)思想，將系統(tǒng)按功能逐層分割的層次化設(shè)計(jì)方法。 本章詳細(xì)介紹了數(shù)字秒表系統(tǒng)的各個模塊的設(shè)計(jì)，并對各個模塊的每一個部分進(jìn)行了分析，在后半部分還對系統(tǒng)模型進(jìn)行了訪真與程序調(diào)試。 第三章 軟件設(shè)