基于fpga的數(shù)字鐘的設(shè)計(jì)(參考版)
2024-12-05 22:48本頁面
【正文】 再次感謝陳老師的指導(dǎo)！ 攀枝花學(xué)院課程設(shè)計(jì)論文 數(shù)字鐘的設(shè)計(jì) 17 參 考 文 獻(xiàn) [1] 劉愛榮，王振成 .EDA技術(shù)與 CPLD/FPGA開發(fā)應(yīng)用簡(jiǎn)明教程 [M].清華大學(xué)出版社， 2020. [2] 陳忠平，高金定，高見芳 .基于 QuuartusⅡ的 FPGA/CPLD 設(shè)計(jì)與實(shí)踐 [M].電子工業(yè)出版社， 2020. [3] 劉君，常明，秦娟 .基于硬件描述語言（ VHDL）的數(shù)字時(shí)鐘設(shè)計(jì) [J].天津理工大學(xué)學(xué)報(bào)，2020:第 23卷 第 4期， 4041. [4] 王開軍 ,姜宇柏 .面向 CPLD/FPGA 的 VHDL設(shè)計(jì) [M].機(jī)械工業(yè)出版社 ,2020:2865. 。并能根據(jù)仿真結(jié)果分析設(shè)計(jì)的存在的問題和缺陷，從而進(jìn)行程序的調(diào)試和完善。 在此次的數(shù)字鐘設(shè)計(jì)過程中，我更進(jìn)一步地熟悉有關(guān)數(shù)字電路的知識(shí)和具體應(yīng)用。 雖然在設(shè)計(jì)程序時(shí)具備一定的有點(diǎn)，同時(shí)也有一定的缺點(diǎn)，比如說延時(shí)的問題，這使得時(shí)鐘在實(shí)際運(yùn)行時(shí)并不十分精確。從秒的個(gè)位開始自加一， 加到九時(shí)，在下一個(gè)時(shí)鐘來臨是個(gè)位清零又開始自加一，并向秒的十位進(jìn)一， 秒的十位加到六就向分的個(gè)位進(jìn)一，秒的十位清零又開始計(jì)數(shù)，分的個(gè)位加到十就向分的十位進(jìn)一，分的十位清零又開始計(jì)數(shù)，分的十位加到六就向時(shí)進(jìn)一，時(shí)加到二十四自清 零。 END BEHAVIORAL。 U10: DECODER PORT MAP( DIN = RDOUTL(3 DOWNTO 0),DOUT = HOURL)。 U8: DECODER PORT MAP( DIN = DOUTML,DOUT = MINUTEL)。 U6: DECODER PORT MAP( DIN = DOUTSL,DOUT = SECONDL)。 U4: COUNTER6 PORT MAP( CLK=C3,RESET=RESET, DIN=DINM(6 DOWNTO 4),DOUT=DOUTMH, C=C4)。 U2: COUNTER6 PORT MAP( CLK=C1,RESET=RESET, DIN=DINS(6 DOWNTO 4),DOUT=DOUTSH,C=C2)。 將時(shí)鐘高位數(shù)據(jù)變?yōu)?4位，再進(jìn)行譯碼 U0: DIV PORT MAP(CLK=CLK,RESET=RESET,F=CLK1HZ)。 將分鐘高位數(shù)據(jù)變?yōu)?4位，再進(jìn)行譯碼 RRDOUTH =00amp。amp。 將秒鐘高位數(shù)據(jù)變?yōu)?4位，再進(jìn)行譯碼 RDOUTMH = 39。amp。 BEGIN RDOUTSH = 39。 SIGNAL RDOUTH:STD_LOGIC_VECTOR(1 DOWNTO 0)。 SIGNAL RDOUTL:STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL DOUTSL,DOUTML:STD_LOGIC_VECTOR(3 DOWNTO 0)。 END COMPONENT。 COMPONENT DECODER IS PORT (DIN: IN STD_LOGIC_VECTOR(3 DOWNTO 0 )。 DOUTH : OUT STD_LOGIC_VECTOR(1 DOWNTO 0))。 DIN : IN STD_LOGIC_VECTOR(5 DOWNTO 0)。 COMPONENT COUNTER24 IS PORT ( CLK : IN STD_LOGIC。 C: OUT STD_LOGIC)。 DIN : IN STD_LOGIC_VECTOR(2 DOWNTO 0)。 COMPONENT COUNTER6 IS PORT ( CLK : IN STD_LOGIC。 C: OUT STD_LOGIC)。 DIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 COMPONENT COUNTER10 IS PORT ( CLK : IN STD_LOGIC。 F : OUT STD_LOGIC)。 小時(shí)高位輸出 END CLOCK。 分鐘高位輸出 HOURL: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)。 秒鐘高位輸出 MINUTEL: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)。時(shí)鐘預(yù)置 SECONDL: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)。秒鐘預(yù)置 DINM : IN STD_LOGIC_VECTOR(6 DOWNTO 0)。 1HZ RESET : IN STD_LOGIC。 USE 。 USE 。 頂層文件模塊 將各模塊連接起來，實(shí)現(xiàn)整個(gè)時(shí)鐘功能。 END PROCESS。9 WHEN OTHERS = DOUT=1111111。7 WHEN 1000 = DOUT=0000000。5 WHEN 0110 = DOUT=0100000。3 WHEN 0100 = DOUT=1001100。1 WHEN 0010 = DOUT=0010010。 ARCHITECTURE BEHAVIORAL OF DECODER IS BEGIN PROCESS(DIN) BEGIN CASE DIN IS WHEN 0000 = DOUT=0000001。 四位二進(jìn)制碼輸入 DOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0) )。 USE 。 USE 。 譯碼器模塊 將時(shí)、分、秒個(gè)位的輸出譯為七段輸出。 END PROCESS。 END IF。 COUNT2=00。 END IF。 COUNT2=COUNT2 +1。139。 ELSIF CLK39。 THEN COUNT1 = DIN(3 DOWNTO 0)。 PROCESS(CLK,RESET,DIN) BEGIN IF RESET= 39。 BEGIN DOUTL = COUNT1。 ARCHITECTURE BEHAVIORAL OF COUNTER24 IS SIGNAL COUNT1 : STD_LOGIC_VECTOR(3 DOWNTO 0)。 DOUTH :OUT STD_LOGIC_VECTOR(1 DOWNTO 0))。 DIN : IN STD_LOGIC_VECTOR(5 DOWNTO 0)。 ENTITY COUNTER24 IS PORT ( CLK : IN STD_LOGIC。 USE 。 二十四進(jìn)制計(jì)數(shù)器模塊 對(duì)時(shí)進(jìn)行計(jì)數(shù)，計(jì)滿 24 便變?yōu)?0. 二十四進(jìn)制計(jì)數(shù)器的邏輯框圖如圖 7 所示： 圖 7 二十四進(jìn)制計(jì)數(shù)器模塊 攀枝花學(xué)院課程設(shè)計(jì)論文
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