【正文】 并在設(shè)計(jì)過程中我認(rèn)識(shí)到了理論與實(shí)際相結(jié)合，基礎(chǔ)實(shí)驗(yàn)與綜合技能訓(xùn)練相結(jié)合的學(xué)習(xí)方法，但操作能力有待提高，在以后的實(shí)踐中 ， 我 會(huì) 努 力 的 有 意 提 高 自 己 的 提 高 自 己 的 動(dòng) 手 操 作 能 力 。 通過此次的課程設(shè)計(jì)，我對(duì) FPGA 有了更深的了解，并且具有了實(shí)驗(yàn)過程中發(fā)現(xiàn)問題、分析問題和解決問題的科學(xué)研究態(tài) 度。 結(jié) 論： 通過本次試驗(yàn)，我了解到 VHDL 硬件描述語(yǔ)言的相了解到 h 編程環(huán)境和 QUARTUSⅡ仿真環(huán)境 。 解決方案：將仿真的“ end time”調(diào)得相對(duì)短些，另外將設(shè)計(jì)中分頻系數(shù)適當(dāng)改小，則可以解決該問題 。在此環(huán)節(jié)需要分析實(shí)驗(yàn)錯(cuò)誤原因，再進(jìn)行相應(yīng)修改，重復(fù)下載驗(yàn)證的步驟，直到實(shí)驗(yàn)結(jié)果成功為止。當(dāng)點(diǎn)擊Start 后， 便進(jìn)行 下載到 KH3100 試驗(yàn)箱中，下載完畢即可看到實(shí)驗(yàn)的結(jié)果。由于對(duì)系統(tǒng)時(shí)鐘分頻系數(shù)較大，在軟件中的仿真不易實(shí)現(xiàn)，故將分頻系數(shù)適當(dāng)改小來仿真其邏輯功能。 在這個(gè)環(huán)節(jié)中，要特別分清楚數(shù)碼管的段選和位選，并對(duì)它們進(jìn)行 相應(yīng)轉(zhuǎn)換，并理解其中的轉(zhuǎn)換方式。 2. 在校正秒時(shí)，每按一次調(diào)整按鈕，秒會(huì)在當(dāng)前基礎(chǔ)上加 1，當(dāng)秒達(dá)到 59時(shí)，秒會(huì)清 0. 校時(shí)模塊的相應(yīng)程序 下圖是整個(gè)設(shè)計(jì)的狀態(tài)控制中關(guān)于校時(shí)的相應(yīng)程序： 洛陽(yáng)理工學(xué)院課程設(shè)計(jì)報(bào)告 10 顯示模塊 顯示模塊原理 該設(shè)計(jì)是由數(shù)碼管顯示的，共需要六個(gè)數(shù)碼管，其中兩位顯示時(shí)，兩位顯示分，最后兩位顯示秒。具體如下： 1 在校正小時(shí)時(shí)，每按一次調(diào)節(jié)按鈕，小時(shí)會(huì)在當(dāng)前基礎(chǔ)上加 1，當(dāng)小時(shí)達(dá)到 23 時(shí)，小時(shí)會(huì)清 0。為此可以設(shè)置 CLR、 EN和 INC 3 個(gè)開關(guān)作為清零、暫停和置數(shù)的校時(shí)控制開關(guān)。校時(shí)是電子時(shí)鐘應(yīng)該具備的基本功能，一般要求能對(duì)時(shí)、分進(jìn)行校正，并能進(jìn)行復(fù)位，即清零。 2. 在正常計(jì)數(shù)時(shí)，當(dāng)秒鐘從 0 遞增到 59 后進(jìn)行清 0，并且產(chǎn)生進(jìn)位，使分鐘加 1；分鐘和秒鐘達(dá) 59:59 時(shí)，進(jìn)行清 0，同時(shí)也會(huì)產(chǎn)生進(jìn)位，使小時(shí)加 1；當(dāng)“時(shí)”，“分”，“秒”達(dá)到 23:59:59 時(shí)，全部清 0。 整體電路圖 該電路圖是描述整個(gè)電路設(shè)計(jì)，用 protues 做出來的，如下圖所示： 圖 2 整體電路圖 洛陽(yáng)理工學(xué)院課程設(shè)計(jì)報(bào)告 8 第 4 章 各個(gè)模塊設(shè)計(jì) 計(jì)時(shí)模塊 計(jì)時(shí)原理 可控?cái)?shù)字時(shí)鐘的“分”和“秒”均為模 60 的計(jì)數(shù)器，其計(jì)數(shù)器規(guī)律為00→ 01→?→ 58→ 59→ 00? 可控電子時(shí)鐘的“時(shí)”計(jì)數(shù)器為模 24 的計(jì)數(shù)器，其計(jì)數(shù)規(guī)律為 00→01→?→ 22→ 23→ 00?即當(dāng)數(shù)字鐘運(yùn)行到 23 時(shí) 59 分 59 秒時(shí)，在下一個(gè)脈沖作用下，數(shù)字鐘顯示 00 時(shí) 00 分 00 秒。 小時(shí)計(jì)以一晝夜為一個(gè)周期（即 24 小時(shí)），分和秒計(jì)時(shí)為 60 進(jìn)制。 洛陽(yáng)理工學(xué)院課程設(shè)計(jì)報(bào)告 7 系統(tǒng)功能及整體電路圖 系統(tǒng)功能 信號(hào)發(fā)生器 （即晶振產(chǎn)生的 clk） 產(chǎn)生穩(wěn)定的脈沖信號(hào)，作為數(shù)字鐘的計(jì)時(shí)基準(zhǔn)。具體設(shè)計(jì)過程如下： 1. 引腳分配，設(shè)置輸入端及輸出端； 洛陽(yáng)理工學(xué)院課程設(shè)計(jì)報(bào)告 6 2. 設(shè)置變量，用于整個(gè)設(shè)計(jì)過程； 3. 對(duì) 1kHz 的頻率進(jìn)行分頻，用于掃描數(shù)碼管地址； 4. 對(duì) 2Hz 分頻，用于數(shù)碼管閃爍； 5. 模塊轉(zhuǎn)換，狀態(tài)控制； 6. 秒、分、小時(shí)計(jì)數(shù)的十進(jìn)制轉(zhuǎn) BCD 碼； 7. 數(shù)碼管動(dòng)態(tài)掃描及計(jì)數(shù)； 8. 7 段譯碼。 由于 VHDL 語(yǔ)言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語(yǔ)言 ， 因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享 ， 從而減小硬件電路設(shè)計(jì)的工作量 ， 縮短開發(fā)周期。在設(shè)計(jì)過程中 ， 設(shè)計(jì)人員可以建立各種可再次利用的模塊 ， 一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級(jí)電路開始一步步地進(jìn)行設(shè)計(jì) ， 而是一些模塊的累加。 (5) VHDL 語(yǔ) 言 程序 易 于 共 享 和 復(fù)用 。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化 ， 而不需要考慮其他的問題。 (4) VHDL 語(yǔ)言的設(shè)計(jì)描述與器件無關(guān) 。 (3) VHDL 語(yǔ)言具有很強(qiáng)的移植能力 。 VHDL 語(yǔ)言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。 VHDL 語(yǔ)言具有多層次的電洛陽(yáng)理工學(xué)院課程設(shè)計(jì)報(bào)告 5 路設(shè)計(jì)描述功能，既可描述系統(tǒng)級(jí)電路 ， 也可以描述門級(jí)電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式 。 VHDL 語(yǔ)言設(shè)計(jì)方法靈活多樣 ， 既支持自頂向下的設(shè)計(jì)方式 ， 也支持自底向上的設(shè)計(jì)方法 ； 既支持模塊化設(shè)計(jì)方法 ， 也支持層次化設(shè)計(jì)方法。同時(shí) ， 它還具有多層次的電路設(shè)計(jì)描述功能。歸納起來 ， VHDL 語(yǔ)言主要具有以下優(yōu)點(diǎn) ： (1) VHDL 語(yǔ)言功能強(qiáng)大 ， 設(shè)計(jì)方式多樣 。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。 VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可 視部分 ， 及端口 )和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。 VH