數(shù)字系統(tǒng)課程設(shè)計(jì)報(bào)告書基于fpga的數(shù)字鐘設(shè)計(jì)(參考版)
2025-03-26 08:43本頁(yè)面
【正文】 參考文獻(xiàn)[1]（第五版）[M].北京：高等教育出版社，2006.[2] HDL(第4版)[M].北京：電子工業(yè)出版社，2011.[3] HDL數(shù)字控制系統(tǒng)設(shè)計(jì)實(shí)例[M].北京：中國(guó)水利水電出版社，2007.[4][M].西安：西安電子科技大學(xué)出版社，2002.第 20 頁(yè)。非常感謝學(xué)校能增加這種實(shí)習(xí)課程來(lái)培養(yǎng)我們的動(dòng)手能力、分析能力，這些都是在理論課上不曾學(xué)到的。由于剛開(kāi)始什么都不了解，EDA開(kāi)發(fā)工具QUARTUSII軟件也不會(huì)用，花費(fèi)時(shí)間較多，老師講解后，我們團(tuán)隊(duì)又在網(wǎng)上找相關(guān)資料，最后終于完成了數(shù)字鐘設(shè)計(jì)。同時(shí)鍛煉了自己的分析理解能力和動(dòng)手能力，并且加深了對(duì)數(shù)電相關(guān)知識(shí)的理解。 本設(shè)計(jì)利用硬件描述語(yǔ)言Verilog HDL和FPGA芯片相結(jié)合進(jìn)行數(shù)字鐘的研究，從中可以看到EDA技術(shù)的發(fā)展在一定程度上實(shí)現(xiàn)了硬件設(shè)計(jì)軟件化。 Pin Options，選擇使用的配置芯片，編譯。圖（） 添加下載硬件（2）可以根據(jù)需要添加多種硬件于硬件列表中，雙擊可選列表中需要的一種，使其出現(xiàn)在當(dāng)前選擇硬件欄中（本實(shí)驗(yàn)板采用ByteBlaster II 下載硬件），如圖（）所示；圖（） 選擇當(dāng)前下載硬件（3）選擇下載模式，本實(shí)驗(yàn)板可采用兩種配置方式，AS模式對(duì)配置芯片下載，可以掉電保持，而JTGA模式對(duì)FPGA下載，掉電后FPGA信息丟失，每次上電都需要重新配置。選擇Assignments菜單下Pins選項(xiàng)；（2）雙擊對(duì)應(yīng)管腳后Location空白框，出現(xiàn)下拉菜單中選擇要綁定的管腳， 圖（）（1）對(duì)目標(biāo)版適配下載，（此處認(rèn)為實(shí)驗(yàn)板已安裝妥當(dāng)）單擊按鈕。（9）設(shè)置為功能仿真：Assignment—Timing Analysis SettingsSimulator Settings—Simulation mode 選擇Functional, 生成網(wǎng)絡(luò)表Processing—Generate Functional Simulation Netlist；點(diǎn)擊快捷按鈕，開(kāi)始仿真，完成后得到波形。（8）在圖左欄中選擇需要進(jìn)行仿真的端口通過(guò)中間的按鈕加入到右欄中，點(diǎn)擊OK，端口加入到波形文件中。在v文件編輯界面中，F(xiàn)ile—Creat/Update—Creat Symbol Files for Curent File.（6）打開(kāi)project 項(xiàng)目，新建波形仿真文件；在建立的波形文件左側(cè)一欄中，點(diǎn)擊鼠標(biāo)右鍵，在彈出菜單中選擇 Insert Node or Bus。（4）單擊編譯器快捷方式按鈕，完成編譯后，彈 出菜單報(bào)告錯(cuò)誤和警告數(shù)目，并生成編譯報(bào)告。（2）單擊OK進(jìn)入空白的文本編輯區(qū)，進(jìn)行文本編輯。end else counter=counter+1。end end//*******************************************************************// 延遲處理//******************************************************************* state8: begin if(counter==100) begin counter=0。 data_clock=(data_clock4)。rw=1。counter2=0。 next=data1。 data=m[data_clock[31:28]]。 end state7: begin rs=1。 next=state7。 end camd5: begin en=0。 //可在此處，設(shè)置讓CLOCLK動(dòng)態(tài)顯示 //else seg1=seg1139。b1000_0101) seg1=839。 next=camd5。 data=seg2。end end//****************************************************************// 第二行顯示，時(shí)間//******************************************************************* state6: begin rs=0。 data_chars=(data_chars8)。rw=1。counter1=0。 next=data0。 data=data_chars[39:32]。 end state5: begin rs=1。 next=state5。 end camd4: begin en=0。 //可在此處，設(shè)置讓CLOCLK動(dòng)態(tài)顯示 //else seg1=seg1139。b1000_0101) seg1=839。 next=camd4。 data=seg1。 end//*******************************************************************// 第一行，顯示CLOCK//*******************************************************************state4: begin rs=0。 rw=1。 next=camd3。h01。 rw=0。 next=state3。 end //寫入新數(shù)據(jù)光標(biāo)右移，寫入新數(shù)據(jù)后顯示屏不移動(dòng) camd2: begin en=0。 en=1。 data=839。 end state2: begin rs=0。 rw=1。 next=camd1。h0c。 rw=0。 next=state1。 //第二行首地址 end camd0: begin en=0。 //第一行首地址 seg2=839。 //8位總線，顯示2行 5*7 seg1=839。 en=1。 data=839。 end//******************************************************************* endcase endif(set_state == 1) begin case(next)// 初始化//****************************************************************** state0: begin rs=0。 next=state3。next=state7。counter2=counter2+1。end else begin en=0。 end data1: begin if(counter2==8) begin next=st
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