【正文】 其語言通俗易懂，開發(fā)容易，從而可以大大縮短。 其設(shè)計(jì)簡單，不需要詳細(xì)知道硬件電路的結(jié)構(gòu)，就可以進(jìn)行開發(fā)。 EDA 技術(shù)就是依賴功能強(qiáng)大的計(jì)算機(jī)，在 EDA 工具軟件平臺上，對以硬件描述語言 HDL（ Hardware Description Language）為系統(tǒng)邏輯描述手段完成的設(shè)計(jì)文件，自動地完成邏輯編譯、化簡、分割、綜合、布局布線以及邏輯優(yōu)化和仿真測試，直至實(shí)現(xiàn)既定的 電子線路系統(tǒng)功能。集成電路設(shè)計(jì)正在不斷地向超大規(guī)模、極低功耗和超高速的方向發(fā)展，專用集成電路 ASIC 的 設(shè)計(jì)成本不斷降低。伴隨著 IC 技術(shù)的發(fā)展，電子設(shè)計(jì)自動化 (Electronic DesignAutomation， EDA)己經(jīng)逐漸成為重要設(shè)計(jì)手段，其廣泛應(yīng)用于模擬與數(shù)字電路系統(tǒng)等許多領(lǐng)域。 基于 EDA 的八位數(shù)字頻率計(jì)的設(shè)計(jì) 23 第 六 章 展望 21 世紀(jì)人類將全面進(jìn)入信息化社會，對微電子信息技術(shù)和微電子 VLSI 基礎(chǔ)技術(shù)將不斷提出更高的發(fā)展要求，微電子技術(shù)仍將繼續(xù)是 21世紀(jì)若干年代中最為重要的和最有活力的高科技領(lǐng)域之一。另外 ,標(biāo)準(zhǔn)信號的頻率的提高 ,也進(jìn)一步提高了測頻的精度 ,同時測頻時間大大縮短。 經(jīng) 過 實(shí)際電路測試，該系統(tǒng)系統(tǒng)性能可靠，而且具有低功耗的特點(diǎn)。 本文選用 Altera 公司的可編程邏輯器件 EP1C3T144C8 作為硬件電路。 而且 這種設(shè)計(jì)方式使設(shè)計(jì)者不能預(yù)測下一階段的問題，而且每一階段是否存在問題，往往在系統(tǒng)整機(jī)調(diào)試時才確定，也很難通過局部電路的調(diào)整使整個系統(tǒng)達(dá)到既定的功能和指標(biāo)，不能保證設(shè)計(jì)一舉成功。 基于 EDA 的八位數(shù)字頻率計(jì)的設(shè)計(jì) 21 GNDGNDabfcgdeD P Y1234567abcdefg8dpdpD S 1D P Y _7 S E G _D P1 2 3 4 5 6 7 8910111213141516A B C D E F GVCCB C LT BI RBI AD GND7 4L S 2 48U17 4L S 2 48abfcgdeD P Y1234567abcdefg8dpdpD S 2D P Y _7 S E G _D P1 2 3 4 5 6 7 8910111213141516A B C D E F GVCCB C LT BI RBI AD GND7 4L S 2 48U27 4L S 2 48abfcgdeD P Y1234567abcdefg8dpdpD S 3D P Y _7 S E G _D P1 2 3 4 5 6 7 8910111213141516A B C D E F GVCCB C LT BI RBI AD GND7 4L S 2 48U37 4L S 2 48abfcgdeD P Y1234567abcdefg8dpdpD S 4D P Y _7 S E G _D P1 2 3 4 5 6 7 8910111213141516A B C D E F GVCCB C LT BI RBI AD GND7 4L S 2 48U47 4L S 2 48abfcgdeD P Y1234567abcdefg8dpdpD S 5D P Y _7 S E G _D P1 2 3 4 5 6 7 8910111213141516A B C D E F GVCCB C LT BI RBI AD GND7 4L S 2 48U57 4L S 2 48abfcgdeD P Y1234567abcdefg8dpdpD S 6D P Y _7 S E G _D P1 2 3 4 5 6 7 8910111213141516A B C D E F GVCCB C LT BI RBI AD GND7 4L S 2 48U67 4L S 2 48abfcgdeD P Y1234567abcdefg8dpdpD S 7D P Y _7 S E G _D P1 2 3 4 5 6 7 8910111213141516A B C D E F GVCCB C LT BI RBI AD GND7 4L S 2 48U77 4L S 2 48V C CIO1IO2IO3IO4IO5IO6IO7V C C I O 18GND9IO10IO11IO12D A T A 013n C O N F I G14V C C A _P L L 115C L K 016C L K 117G N D A _P L L 118G N D G _P L L 119n C E O20n C E21M S E L 022M S E L 123D C L K24IO25IO26IO27IO28V C C I O 129GND30IO31IO32IO33IO34IO35IO36IO37IO38IO39IO40IO41IO42GND43VCCIO444GND45VCCINT46IO47IO48IO49IO50IO51IO52IO53GND54VCCINT55IO56IO57IO58IO59IO60IO61IO62GND63VCCINT64GND65VCCIO466IO67IO68IO69IO70IO71IO72IO73IO74IO75IO76IO77IO78IO79GND80V C C I O 381IO82IO83IO84IO85C O N F _ D O N E86n S T A T U S87T C K88T M S89T D O90G N D G _P L L 291C L K 392C L K 293V C C A _P L L 294T D 195IO96IO97IO98IO99IO1 00GND1 01V C C I O 31 02IO1 03IO1 04IO1 05IO1 06IO1 07IO1 08IO109IO110IO111IO112IO113IO114VCCIO2115GND116VCCINT117GND118IO119IO120IO121IO122IO123IO124IO125VCCINT126GND127IO128IO129IO130IO131IO132IO133IO134VCCINT135GND136VCCIO2137GND138IO139IO140IO141IO142IO143IO144A L T E R Ac y c l o n eE P 1 C 3 T 1 4 4 C 8TMA1*abfcgdeD P Y1234567abcdefg8dpdpD S 8D P Y _7 S E G _D P1 2 3 4 5 6 7 8910111213141516A B C D E F GVCCB C LT BI RBI AD GND7 4L S 2 48U87 4L S 2 481 . 5 v2 . 5 v3 . 3 vF I NC L K 1 H z 圖 41 系統(tǒng)電路圖 分析 通過 CLOCK0 選擇不同頻率進(jìn)行測量記錄數(shù)據(jù)結(jié)果如下： 選擇頻率（ HZ） 實(shí)測頻率值（ HZ） 相對誤差（ HZ） 測量誤差（ %） 16 17 1 256 260 4 4 096 4 109 13 32 768 32 991 223 3 000 000 3 008 598 8 598 50 000 000 50 041 780 41 780 由以上數(shù)據(jù)分可知，當(dāng)測量數(shù)據(jù)較小時，測量誤差比較大，而相對誤差比較?。划?dāng)測量數(shù)據(jù)較大時，測量誤差相對較小，而相對誤差 比較大。 本系統(tǒng)使用的專用配置芯片 EP1C3T144C8 作為硬件電路 ， 能夠用 MAX+PLUS II 自帶的編程器進(jìn)行下載。既保證了頻率測量精度滿足系統(tǒng)預(yù) 定的要求，又使得系統(tǒng)在高頻階段不會由于基準(zhǔn)時鐘頻率的限制而使測頻精度達(dá)不到應(yīng)有的水平。 74LS248 為七段譯碼顯示驅(qū)動電路，可以將頻率計(jì)數(shù)的結(jié)果譯成能在數(shù)碼管上顯示相對應(yīng)的十進(jìn)制數(shù)字，便于讀取測量的結(jié)果。SYS START用于通知系統(tǒng)開始進(jìn)行測量，當(dāng)系統(tǒng)接受到 SYS_ START 后，就開始對被測時鐘信號 CHECK CLK 上的信號進(jìn)行頻率測量，并輸出測頻結(jié)果。CHECK CLK 為待測的外部時鐘信號 。 基于 EDA 的八位數(shù)字頻率計(jì)的設(shè)計(jì) 20 第 四 章 、基于 EDA 的數(shù)字頻率計(jì)硬件 設(shè)計(jì) 把 上述 各程序經(jīng)過編譯以后，生成模塊，通過建立頂層文件，調(diào)用這些模塊，完成電路的連接來實(shí)現(xiàn)，具體的電路圖如圖 41所示： 整個頻率計(jì)系統(tǒng)有四個輸入信號，分別為系統(tǒng)基準(zhǔn)時鐘信號 BASE CLK,被測時鐘信號CHEC 玫 CLK、系統(tǒng)復(fù)位信號 RESET(高電平有效 )和開始測量脈沖信號 SYS_ START。而 Load 信號正好是 TSTEN 端信號的翻轉(zhuǎn)。 為了產(chǎn)生這個時序圖，首先有一個 D觸發(fā)器構(gòu)成二分頻器，在每次時鐘 CLK 的上升沿到來使其值翻轉(zhuǎn)。當(dāng)測頻控制信號發(fā)生器 TESTCTL 的 TSTEN 端為高電平時允許計(jì)數(shù)、低電平時停止計(jì)數(shù)，在停止計(jì)數(shù)期間，測頻控制信號發(fā)生器 TESTCTL 的 Load 端產(chǎn)生一個上升沿，將計(jì)數(shù)器在前 1 s 的計(jì)數(shù)值鎖存進(jìn) 32 位鎖存器 REG32B 中，并由 8 個 7 段譯碼器將計(jì)數(shù)結(jié)果譯出穩(wěn)定顯示。最后通過編程電纜，將所設(shè)計(jì)的內(nèi)容下載到 CPLD器件中，進(jìn)行實(shí)物仿真。采用 ALTERA 公司推出的 Max+Plus II 軟件，對所編寫數(shù)字頻率計(jì) VHDL 源程序進(jìn)行編譯、邏輯綜合，自動地把 VHDL 描述轉(zhuǎn)變?yōu)殚T級電路；然后進(jìn)行波形仿真，得到的波形圖如圖 39 所示，從仿真波形上看測量的結(jié)果是準(zhǔn)確的。 如圖 38 所示為 二 十進(jìn)制轉(zhuǎn)換模塊仿真圖 。如果除法運(yùn)算未完成，則處于等待狀態(tài)，完成了則開始轉(zhuǎn)換，首先把二進(jìn)制基于 EDA 的八位數(shù)字頻率計(jì)的設(shè)計(jì) 18 數(shù)送入暫存器 a, a00~a09 清零，當(dāng)時鐘上升沿到來時，如果 a 大于 999999999 時，則 a 自減1000000000，同時 a00 自加 1，如果 a 大于 99999999 時，則 a 自減 100000000，同時 a01 自加 1，如此下去，直到 a9,則停止計(jì)算，同時把 a的值賦給 a09。由于轉(zhuǎn)換電 路對速度沒有要求，為節(jié)省硬件資源，轉(zhuǎn)換電路由時序邏輯電路構(gòu)成，由時鐘控 制轉(zhuǎn)換過程的進(jìn)行。如果沒有外接譯碼器，例如 74LS138，則使用 t 信號控制數(shù)碼