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正文內(nèi)容

優(yōu)秀基于eda技術(shù)的數(shù)字頻率計(jì)設(shè)計(jì)(參考版)

2024-11-10 06:57本頁(yè)面
  

【正文】 Mustapha Slamani。 . [11]王秀霞、鄭繩楦 . 基于 CPLD自動(dòng)換檔數(shù)字頻率計(jì)的設(shè)計(jì) [J]. 北京:微電子學(xué) .. [12]吳海洲、王文理 . 基于 VHDL語(yǔ)言的數(shù)字頻率計(jì)的設(shè)計(jì) [J]. 保定:現(xiàn)代電 子技術(shù) .. [13]張亦華、延明 . 數(shù)字電路 EDA 入門(mén) —— VHDL 程序?qū)嵗?[M]. 北京:北京郵電大學(xué)出版社 . 頁(yè). [14]徐志軍、王金明、尹廷輝等 . EDA 技術(shù)與 PLD 設(shè)計(jì) [M]. 北京:人民郵電出版社 .2020. 220223頁(yè). [15]張常年、王振紅 . 綜合電子設(shè)計(jì)與實(shí)踐 [M]. 北京:清華北京郵電大學(xué)出版社 .. [16] F. Azzaro。 最后感謝我的母校 —陜西理工學(xué)院 四年來(lái)對(duì)我的大力栽培。 然后還要感謝大學(xué)四年來(lái)所有的老師,為我們打下 電子 專(zhuān)業(yè)知識(shí)的基礎(chǔ);同時(shí)還要感謝所有的同學(xué)們,正是因?yàn)橛辛四銈兊闹С趾凸膭?lì)。張老師每周三中午十二點(diǎn)到十四點(diǎn)都會(huì)準(zhǔn)時(shí)給我們開(kāi)例會(huì),了解我們上周的任務(wù)完成情況并安排布置下周的任務(wù),張老師專(zhuān)門(mén)抽出時(shí)間周五為我們解答疑難問(wèn)題, 除了敬佩 長(zhǎng)張 老師的專(zhuān)業(yè)水平外,他的治學(xué)嚴(yán)謹(jǐn)和科學(xué)研究的精神也是我永遠(yuǎn)學(xué)習(xí)的榜樣,并將積極影響我今后的學(xué)習(xí)和工作。 張 老師平日里工作繁多,但在畢設(shè)的各 個(gè)階段, 查閱資料,設(shè)計(jì) 方案 的 論證及確定 , 開(kāi)題報(bào)告, 中期檢查,后期詳細(xì)設(shè)計(jì), 下載仿真 等整個(gè)過(guò)程中都給予了我 悉心 的指導(dǎo)。 陜西理工學(xué)院畢業(yè)論文(設(shè)計(jì)) 第 34 頁(yè) 共 58 頁(yè) 致謝 經(jīng)過(guò) 三個(gè)多月 的忙碌和工作,本次畢業(yè)設(shè)計(jì)已經(jīng)接近尾聲,作為一個(gè)本科生的畢業(yè)設(shè)計(jì),由于經(jīng)驗(yàn)的 不足 ,難免有許多考慮不周全的地方,如果沒(méi)有導(dǎo)師的督促指導(dǎo),以及一起工作的同學(xué)們的支持, 想在如此短的時(shí)間里完成此次畢設(shè)還是很困難的。 在高頻段采用直接法測(cè)量。 量程的擴(kuò)展可以通過(guò)多加幾個(gè)數(shù)碼管完成,加一個(gè)數(shù)碼管可以使量程擴(kuò)大十倍。測(cè)量范圍為 1Hz~1MHz。我們對(duì)譯碼程序進(jìn)行分析并對(duì)數(shù)碼管進(jìn)行檢測(cè)發(fā)現(xiàn)數(shù)碼管有幾段一直不亮。 我們對(duì)設(shè)計(jì)仿真無(wú)誤后,把程序下載到 EPM7128SLC8415 芯片上進(jìn)行驗(yàn)證。例如xxxxHz、 、 、 。但可擴(kuò)展性差,占用系統(tǒng)資源較大對(duì)使用者來(lái)說(shuō)讀數(shù)也不方便,且不能實(shí)現(xiàn)設(shè)計(jì)任務(wù)中自動(dòng)量程切換的要求。最初,在設(shè)計(jì)過(guò)程中采用八位數(shù)碼管直接顯示,且閘門(mén)時(shí)間采用固定的值。 (4)在電路內(nèi)部對(duì)被測(cè)信號(hào)和閘門(mén)信號(hào)加一級(jí)同步電路( D觸發(fā)器即可)使整個(gè)系統(tǒng)達(dá)到同步。 (2)提高晶振頻率的準(zhǔn)確度和穩(wěn)定度以減少閘門(mén)時(shí)間和誤差。 二、減小測(cè)量誤差采取的措施 (1)擴(kuò)大閘門(mén)時(shí)間或?qū)Ρ粶y(cè)信號(hào)進(jìn)行倍頻以減小 1177。 ( 3)內(nèi)部電路不同步引起的時(shí)序上的延時(shí),及系統(tǒng)本身存在的延時(shí)。 ( 2)時(shí)基信號(hào)本身的誤差,為了減小此誤差我們采用晶振作為信號(hào)源。我們的外部頻率是來(lái)自實(shí)驗(yàn)箱上的 4MHz晶振分頻后得到的 1Hz方波信號(hào),若有更多資源的 FPGA芯片我們可以在外部加較大頻率源對(duì)其分頻得到所要的閘門(mén)信號(hào),可以減小系統(tǒng)誤差。因此面對(duì)現(xiàn)有條件我們只有對(duì)此程序進(jìn)行優(yōu)化,在其基本功能不變的情況下盡可能的精簡(jiǎn)電路。 實(shí)際測(cè)試 我們用的是 ALTERA公司的 EPM7128SLC8415 芯片屬于 CPLD 芯片,它僅有 128 個(gè)邏輯單元。為了節(jié)省資源,我們自制一個(gè) 5V直流電源如圖 。如果連線無(wú)誤,應(yīng)出現(xiàn)報(bào)告配置的信息提示“ Configuration Complete”。 5. 2 下載和測(cè)試 下載到 CPLD芯片上 選“ MAX+Plus Ⅱ”中的“ Programmer”項(xiàng)。鎖定完后重新編譯一次 圖 Device View 窗口 圖 引腳鎖定窗口 ( 2) 首先根據(jù)評(píng)估板或 EDA試驗(yàn)板,確定要實(shí)驗(yàn)的方式和要鎖定的引腳。 圖 測(cè)頻誤差曲線 1 10 102 103 104 105 106 107 108 109 1010 101102103104105 106 107 108 109 1010 陜西理工學(xué)院畢業(yè)論文(設(shè)計(jì)) 第 30 頁(yè) 共 58 頁(yè) 5 調(diào)試、下載 及結(jié)果分析 引腳的鎖定 利用 MAX+Plus Ⅱ ,有兩種引腳鎖定方式 (任選其一種 ) ( 1) 首先 選擇主菜單 MAX+Plus Ⅱ,在單擊菜單項(xiàng)“ Floorplan Editor” ,進(jìn)入圖 口,然后選擇上方的“ Layout”菜單,在其下拉菜單中消去“ Full Screen”的對(duì)勾,再選擇“ Device View”,于是將彈出圖 ,再次進(jìn)入“ Layout”菜單,選其中的“ Current Assignments Floorplan”選項(xiàng)?!?3 被測(cè)頻率信號(hào)較低時(shí),采用測(cè)周期的方法測(cè)量。 ○ 2 擴(kuò)大閘門(mén)時(shí)間 T或倍頻被測(cè)信號(hào)頻率以減小 1177。231。231。 247。 將( 4. 5)、( 4. 9)代入式( 4. 1)得 1 cXX X cfff f T f=? ( ) △ f有可能大于零也有可能小于零,若按最壞的情況考慮,測(cè)量頻率德的最大相對(duì)誤差寫(xiě)為 陜西理工學(xué)院畢業(yè)論文(設(shè)計(jì)) 第 29 頁(yè) 共 58 頁(yè) 1 cXX X cfff f T f驏 247。閘門(mén)信號(hào)是經(jīng)過(guò)晶振信號(hào)分頻而得。 %。而計(jì)算其相對(duì)誤差,前者是 177。 1誤差為 177。 1誤差為 177。即是說(shuō)被測(cè)信號(hào)頻率越高、閘門(mén)時(shí)間越寬,此項(xiàng)相對(duì)誤差越小。 1 ( ) 聯(lián)系式( ),可得脈沖計(jì)數(shù)最大相對(duì)誤差為: 1XNNN N f TDD= ? ? ( ) 式中, Xf 為被測(cè)信號(hào)頻率; T 為閘門(mén)時(shí)間。所以脈沖計(jì)數(shù)最大絕對(duì)誤差即 177。設(shè)計(jì)數(shù)值為 N(處在 T區(qū)間之內(nèi)窄脈沖個(gè)數(shù),圖中 N=4),由圖可見(jiàn), 12XT NT t t= + 12 XXttNTT輊 犏=+犏臌 ( ) 12XttN T= ( ) T Tx △ t2 △ t1 圖 脈沖計(jì)數(shù)誤差示意圖 陜西理工學(xué)院畢業(yè)論文(設(shè)計(jì)) 第 28 頁(yè) 共 58 頁(yè) 考慮△ t1和△ t2都是不大于 TX的整時(shí)間量,由式( — 3)可以看出(△ t1△ t2)雖然可能為正或?yàn)樨?fù),但它們的絕對(duì)值不會(huì)大于 TX,△ N的絕對(duì)值也不會(huì)大于 1,即 |△ N|≤ 1。 1誤差產(chǎn)生的原因。 1誤差 在測(cè)頻時(shí),主門(mén)的開(kāi)啟時(shí)刻與技術(shù)脈沖的時(shí)間關(guān)系是不相關(guān)的,即是說(shuō)它們?cè)跁r(shí)間上的相對(duì)位置是隨機(jī)的。計(jì)數(shù)器測(cè)品的測(cè)量誤差: 由 =X Nf T得 XXf N Tf N T? ? ??? ( ) 由式( )可得電子計(jì)數(shù)器測(cè)量頻率方法引起的頻率測(cè)量相對(duì)誤差,有計(jì)數(shù)器累加計(jì)數(shù)脈沖相對(duì)誤差和標(biāo)準(zhǔn)時(shí)間相對(duì)誤差兩部分組成。 圖 系統(tǒng)仿真總圖(三) 陜西理工學(xué)院畢業(yè)論文(設(shè)計(jì)) 第 27 頁(yè) 共 58 頁(yè) 4. 誤差分析 在測(cè)量中,誤差分析計(jì)算是不可少的。仿真結(jié)果完全正確,達(dá)到我們所設(shè)想的要求。 由圖 系統(tǒng)仿真總圖(三),可 以看出,清零信號(hào) clr(高電平有效)內(nèi)部計(jì)數(shù)器清零,它必須在下次閘門(mén)信號(hào)開(kāi)啟前對(duì)計(jì)數(shù)器清零。當(dāng)閘門(mén)信號(hào)為低電平時(shí)停止計(jì)數(shù)由鎖存器把輸出, Sel 為片選信號(hào)。當(dāng)被測(cè)信號(hào)的頻率大于 10MHz時(shí), ov為高電平驅(qū)動(dòng)外接發(fā)光二極管變亮。這樣我們就可以在數(shù)碼管上讀出被測(cè)信號(hào)的頻率值。 Door為閘門(mén)信號(hào), lock為鎖存信號(hào), clr為清零信號(hào), irq為被測(cè)信號(hào), clk為時(shí)鐘信號(hào), Ov 為溢出信號(hào), sel為片選信號(hào), q為段選信號(hào), dot為小數(shù)點(diǎn)位。 把數(shù)字 0~9 在數(shù)碼管上顯示,仿真結(jié)果與預(yù)想的完全一致 掃描信號(hào)是通過(guò)對(duì)時(shí)鐘信號(hào) 10 分頻獲得,為了保證顯示不出現(xiàn)閃爍,我們使掃描信號(hào)的頻率 100KHz對(duì)其進(jìn)行 10 分頻可得掃描信號(hào) q為 10KHz的掃描信號(hào) 圖 譯碼顯示波形圖 圖 掃描信號(hào)波形圖 陜西理工學(xué)院畢業(yè)論文(設(shè)計(jì)) 第 24 頁(yè) 共 58 頁(yè) Sel 為片選信號(hào),為了保證同步它既作為接譯碼器片選信號(hào),又要作為外部數(shù)碼管的選擇信號(hào)。顯示 9 when others=q=0000000。顯示 7 when 1000=q=1111111。顯示 5 when 0110=q=1111101。顯示 3 when 0100=q=1100110。顯示 1 when 0010=q=1011011。把 BCD 碼在數(shù)碼管上顯示出來(lái)的對(duì)應(yīng)關(guān)系如下: process(d) begin case d is when 0000=q=0111111。 Sel為片選信號(hào),當(dāng) sel=“ 00”時(shí),選擇最低位;當(dāng) sel=“ 11”時(shí),選擇最高位;通過(guò)譯碼器 CH03 把二進(jìn)制計(jì)數(shù)值用十進(jìn)制 BCD碼表示。 為了使系統(tǒng)同步,所使用的掃描時(shí)鐘信號(hào)是對(duì)外部時(shí)鐘 clk(10MHz)進(jìn)行分頻得到,經(jīng)過(guò) 100分頻獲得到 100KHz,作為掃描頻率。因此, LED 數(shù)碼管屬于電流控制器件,即亮度與正向電流成正比 。 在正向?qū)ㄖ?,正向電流近似于零,筆段不發(fā)光。 LED 數(shù)碼管等效于多只具有發(fā)光性能的 PN 結(jié)。將 8 只發(fā)光二極管的共陰極短接后作為公共陰極。 a~g代表 7 個(gè)筆段的驅(qū)動(dòng)段,亦稱(chēng)筆段電極, DP 是小數(shù)點(diǎn)。使用時(shí)按規(guī)定使某些筆段上的發(fā)光二極管,即可組成 0~9 的一系列數(shù)字。 圖 鎖存器波形圖 一、 LED結(jié)構(gòu)介紹 發(fā)光二極管 LED是能將電信號(hào)轉(zhuǎn)換成光信號(hào)的結(jié)型電致發(fā)光器件。 鎖存器是由 D觸發(fā)器構(gòu)成的見(jiàn)圖 。設(shè)置鎖存器的好處是顯示的數(shù)據(jù)穩(wěn)定,不會(huì)由于周期性的清零信號(hào)而不斷閃爍。由圖 door為低電平時(shí)停止計(jì)數(shù)其結(jié)果為 7000,即在有效的閘門(mén)時(shí)間內(nèi)計(jì)得被測(cè)信號(hào)的周期個(gè)數(shù)為 7000個(gè)。改變閘門(mén)時(shí)間,以此類(lèi)推,直到被測(cè)信號(hào)的頻率超出 ,產(chǎn)生一個(gè)外部溢出信號(hào)。 生成的模塊見(jiàn)圖 其中 irq 為被測(cè)信號(hào), door為閘門(mén)信號(hào), clr為清零信號(hào), lock01為鎖存信號(hào), state是向時(shí)序產(chǎn)生電路發(fā)出的量程選擇信號(hào), q0、 q q q3為計(jì)數(shù)值。play2=r2_1。 play0=r0_1。 end if。 end if。 end if。039。139。 if (r3_1=9 ) then r3_1=0。 if (r2_1=9 ) then r3_1=r3_1+1。 if (r1_1=9 ) then r2_1=r2_1+1。 if (r0_1=9 ) then r1_1=r1_1+1。139。r3_1=0。r1_1=0。039。139。139。 elsif (input39。039。 一、計(jì)數(shù)模塊可以利用四個(gè)十進(jìn)制計(jì)數(shù)器 級(jí)連起來(lái),也可以利用 VHDL語(yǔ)言直接編寫(xiě)。當(dāng) 閘門(mén)信號(hào) door為低電平時(shí),停止計(jì)數(shù)此時(shí)鎖存信號(hào)有一個(gè)上升沿,把計(jì)數(shù)器的數(shù)值所存起來(lái)并送入到掃描電路進(jìn)行顯示。 end process d。 end if。 clr1=39。 then lock1=39。and x1=39。 elsif x2=39。clr1=39。 then lock1=39。 and x1=39。 elsif x2=39。lock1=39。039。139。 end if。139。 d:process(x1,clk) begin if x139。 end if。 x1=not x1。 then if t14 then 陜西理工學(xué)院畢業(yè)論文(設(shè)計(jì)) 第 18 頁(yè) 共 58 頁(yè) t1:=t1+1。event and clk=39。時(shí)序 模塊 CNT101_7的實(shí)現(xiàn)如下: p1:process (clk) variable t1: integer range 0 to 4。 CNT101_7是一個(gè)十進(jìn)制計(jì)數(shù)器,它內(nèi)部具有兩個(gè)變量用來(lái)計(jì)數(shù), t
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