【正文】
。 u4 : Speakera PORT MAP (clk=CLK12MHZ,Tone=Tone, SpkS=SPKOUT )。 u2 : NoteTabs PORT MAP (clk=CLK8HZ, ToneIndex=ToneIndex)。 附錄 31 SIGNAL en :STD_LOGIC。 SIGNAL ToneIndex :STD_LOGIC_VECTOR (3 DOWNTO 0)。 END COMPONENT。 Tone : IN STD_LOGIC_VECTOR (10 DOWNTO 0)。 END COMPONENT。 Tone : OUT STD_LOGIC_VECTOR (10 DOWNTO 0)。 END COMPONENT。 COMPONENT NoteTabs PORT ( clk : IN STD_LOGIC。 h1,h2,m1,m2,s1,s2: out std_logic_vector(3 downto 0))。 md2 : in std_logic_vector(1 downto 0)。 ARCHITECTURE one OF clock IS COMPONENT shizhong PORT (clk : in std_logic。 H1,H2,M1,M2,S1,S2: OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 KEY1 : IN STD_LOGIC。 SPKOUT : OUT STD_LOGIC。 ENTITY clock IS PORT ( CLK12MHZ : IN STD_LOGIC。 （ 6） 頂層電路設(shè)計(jì) LIBRARY IEEE。 end process。 end if。 end if。 sig_。039。139。139。 process(clky) 鍵碼信號(hào)賦值 begin if(clky39。 end if。 else =0000。139。139。 process(clky) begin if(clky39。 end if。 else sig_=1110。 end loop。)then jt:=sig_(3)。)then if(sig1=39。event and clky=39。 process(clky) 列線逐位輸出低電平 variable jt :std_logic。 end if。 counter=”00”。 end if。 counter=counter+39。 else sig1=39。039。139。139。 process(clky) begin if(clky39。 begin sig2=key_pre。 附錄 29 signal counter:std_logic_vector(1 downto 0)。 end ajsm。 :out std_logic_vector(3 downto 0)。 entity ajsm is port(clky,key_pre:in std_logic。 use 。鍵盤掃描程序如下： library ieee。 SCAN_CODE[7..0]是掃描的鍵碼輸出端口。Key_pre 是由去抖模塊輸出的有鍵按下的信號(hào)，這個(gè)信號(hào)引發(fā)按鍵掃描模塊內(nèi)部信號(hào)的變化，在該狀態(tài)信號(hào)的作用下，模塊可 以鍵盤掃描。 （ 5） 鍵掃描模塊 鍵掃描模塊的框圖如圖 47 所示。 end process。 end if。139。 counter=0000。)then if(counter=1111)then sig2=39。 if(sig2=39。 end if。)then 附 錄 28 sig2=39。)then if(sig2=39。)then if(tmp1=39。event and clk1=39。 key_pre=counter(0)and counter(1)and counter(2)and counter(3)。 begin sig1=row。 architecture behav of qudou is signal sig1,counter:std_logic_vector(3 downto 0)。 key_pre:out std_logic)。 entity qudou is port(clk1:in std_logic。 use 。 圖 46 去抖邏輯框圖 該電路的 VHDL 程序如下： library ieee。該模塊有一個(gè)時(shí)鐘輸入端口，輸入時(shí)鐘信號(hào)是分頻出來(lái)的 1KHZ的時(shí)鐘；有一個(gè)輸入端口與行線相連，用于輸入行線狀態(tài)； 一個(gè)輸出端口，用于輸出有按鍵按下的信號(hào)。 （ 4） 按鍵消抖 本模塊用于當(dāng)有按鍵按下時(shí)，采用軟件消抖的辦法去除按鍵抖動(dòng)。 stop_hour=a_hour。 stop_sec=a_sec。 end if。039。 附錄 27 end if。 disp=39。 index=39。 end if。 else a_min=a_min1。 a_sec=59。 else a_hour=a_hour1。 disp=39。 then if a_sec=0 then if a_min=0 then if a_hour=0 then index=39。 and ok=39。 elsif stop=39。 disp=39。 end if。 then if a_hour=23 then a_hour=0。 if hour_tune=39。 end if。 then if a_min=59 then a_min=0。 if min_tune=39。 end if。 then if a_sec=59 then a_sec=0。 then if sec_tune=39。 and ok=39。 elsif rising_edge(hz1) then if stop=39。disp=39。then index=39。 begin process(stop,ok,hz1,rst) begin if rst=39。 architecture behave of stop_watch is signal a_sec,a_min:integer range 0 to 59。 disp:out std_logic)。 stop_hour:out integer range 0 to 23。 hour_tune:in std_logic。 sec_tune:in std_logic。 stop:in std_logic。 end behave。 min=min_temp。 end process tuning。 end if。 end if。 else hour_temp=hour_temp+1。139。 end if。 else min_temp=min_temp+1。139。 end if。 else sec_temp=sec_temp+1。139。039。139。hour_temp=0。 then sec_temp=0。 begin tuning:process(rst,hz1,alarm,ok) begin if rst=39。 architecture behave of alarm_set is signal sec_temp,min_temp: integer range 0 to 59。 hour: out integer range 0 to 23)。 hour_tune:in std_logic。 sec_tune:in std_logic。 （ 2）鬧鐘模塊關(guān)鍵 代碼 entity alarm_set is port(rst,hz1:in std_logic。 end process。 end if。 else f1hz=39。 if temp=22118399 then f1hz=39。 architecture behave of div22118400 is signal temp: integer range 0 to 22118399。 f1hz:out std_logic)。 9. 張慶雙 ， 電子元器件的選用與檢測(cè) ， 機(jī)械工業(yè)出版社 ， 2020。 8 謝自美 ， 電子線路設(shè)計(jì)、實(shí)驗(yàn)、測(cè)試 ， 華中理工大學(xué)出版社 ， 2020。 6. 高吉祥 ， 電子技術(shù)基礎(chǔ)實(shí)驗(yàn)與課程設(shè)計(jì) ， 電子工業(yè)出版社 ， 2020。 4. 王開(kāi)軍 ,姜宇柏，面向 CPLD/FPGA的 VHDL設(shè)計(jì) ,機(jī)械工業(yè)出版社 ,2020， 2865。再一次向他表示衷心的感謝，感謝他為學(xué)生營(yíng)造的濃郁學(xué)術(shù)氛圍，以及學(xué)習(xí)、生活上的無(wú)私幫助 ! 值此論文完成之際 ，謹(jǐn)向 許金星 老師致以最崇高的謝意 ! 在學(xué)校的學(xué)習(xí)生活即將結(jié)束，回顧兩年多來(lái)的學(xué)習(xí)經(jīng)歷，面對(duì)現(xiàn)在的收獲，我感到無(wú)限欣慰。 展望與總結(jié) 19 致謝 20 致 謝 在論文完成之際，我首先向關(guān)心幫助和指導(dǎo)我的指導(dǎo)老師 許金星 表示衷心的感謝并致以崇高的敬意！ 在論文工作中，遇到了許多難題 ，一直得到 許金星老師的親切關(guān)懷和悉心指導(dǎo)，使我不斷進(jìn)步。 本設(shè)計(jì)是采用硬件描述語(yǔ)言和 FPGA 芯片相結(jié)合進(jìn)行的數(shù)字鐘的研究，從中可以看出 EDA 技術(shù)的發(fā)展在一定程度上實(shí)現(xiàn)了硬件設(shè)計(jì)的軟件化。故提出改進(jìn)方案為用一個(gè)按鍵控制數(shù)碼管的片選，再用兩個(gè)按鍵控制計(jì)數(shù)的加減。 3在檢測(cè)按鍵時(shí)，由于有些按鍵控制是秒時(shí)鐘同步的，所以控制起來(lái)顯得梢慢些，但是工作正常，能滿足實(shí)際的需要。在本設(shè)計(jì)調(diào)試過(guò)程中遇到了一些問(wèn)題如下： ，數(shù)碼管顯示全部為零，計(jì)數(shù)器不工作，經(jīng)分析得知程序中的總的清零信號(hào)保持有效狀態(tài)，改動(dòng)程序后計(jì)數(shù)器開(kāi)始計(jì)數(shù)。 此次的數(shù)字鐘設(shè)計(jì)重 在于按鍵的控制和各個(gè)模塊代碼的編寫，雖然能把鍵盤接口和各個(gè)模塊的代碼編寫出來(lái)，并能正常顯示，但對(duì)于各個(gè)模塊的優(yōu)化設(shè)計(jì)還有一定的缺陷和不足。 在設(shè)計(jì)電路中，往往是先仿真后連接實(shí)物圖，但有時(shí)候仿真和電路連接并不是完全一致的，例如在對(duì)具體模塊的仿真的過(guò)程中，往往沒(méi)有考慮到整體設(shè)計(jì)的層面以及與上下模塊接口的設(shè)計(jì)。學(xué)會(huì)了利 Max+plus 和 QuarterII 軟件進(jìn)行原理圖的繪制，硬件描述語(yǔ)言 VHDL的編寫，程序的仿真等工作。最終可以看到時(shí)、分、秒正常顯示 選題背景 18 第六章 總結(jié)與展望 研究結(jié)論 通過(guò)本次實(shí)驗(yàn)，系統(tǒng)的復(fù)習(xí)整個(gè) EDA 的知識(shí)，并且了解了 CPLD 可編程芯片的結(jié)構(gòu)和引腳，能夠熟練的運(yùn)用 quartus II 這個(gè)軟件，尤其可貴的是，學(xué)會(huì)了使用這個(gè)軟件來(lái)給程序配置引腳，并且實(shí)際的通過(guò)實(shí)驗(yàn)箱的幾個(gè)按鍵就可以控制整個(gè)操作的過(guò)程，終于感到自己所學(xué)到的知識(shí)可以付諸到實(shí)踐了。 在有條件的情況下，為驗(yàn)證所設(shè)計(jì)程序是否正確， 將程序下載到 FPGA 器件中進(jìn)行硬件測(cè)試。仿真波形： 實(shí)驗(yàn) 結(jié)果 17 圖 而當(dāng) A=1， B=0,C=0 或者 A=1， B=1,C=0 是正常的計(jì)時(shí)時(shí)間，秒從零開(kāi)始計(jì)時(shí)，每秒加一，當(dāng)?shù)竭_(dá)五十九在來(lái)一個(gè)脈沖后，秒十位和秒個(gè)位清零，從零開(kāi)始直到六十一直循環(huán)，并且向分個(gè)位清零；分位的原理同秒的一樣 ； 而時(shí)與秒，分的不同之處是，當(dāng)時(shí)計(jì)數(shù)到二十 三 時(shí)清零并且不向任何位進(jìn)位。仿真波形： 圖 當(dāng) A=0， B=1,C=1 時(shí)是對(duì)鬧鐘進(jìn)行校 分 ，鬧鐘時(shí)個(gè)位和時(shí)十位會(huì)以二十四進(jìn)制循環(huán)自動(dòng)增加 。 選題背景 16 第五章 實(shí)驗(yàn) 結(jié)果 實(shí)驗(yàn)概述