【正文】 end beh。 sum =p0+p1+p2+p3+p4+p5+p6+p7+p8+p9+p10+p11+p12+p13+p14+p15。 基于 FPGA 數(shù)字高通濾波器設(shè)計 30 p14 = conv_integer(x14)*c14。 p12 = conv_integer(x12)*c12。 p10 = conv_integer(x10)*c10。 p8 = conv_integer(x8)*c8。 p6 = conv_integer(x6)*c6。 p4 = conv_integer(x4)*c4。 p2 = conv_integer(x2)*c2。 p0 = conv_integer(x0)*c0。 end if。 x0 =inpx。 x2 =x1。 x4 =x3。 x6 =x5。 x8 =x7。 x10 =x9。 x12 =x11。 x14 =x13。)。 x0 =(others=39。039。)。 x2 =(others=39。039。)。 x4 =(others=39。039。)。 x6 =(others=39。039。)。 x8 =(others=39。039。)。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計（論文） 29 x10 =(others=39。039。)。 x12 =(others=39。039。)。 x14 =(others=39。039。139。 signal sum: integer。 constant c15:integer :=0。 constant c13:integer :=8。 constant c11:integer :=33。 constant c9:integer :=67。 constant c7:integer :=77。 constant c5:integer :=51。 constant c3:integer :=18。 constant c1:integer :=2。 architecture beh of fir is signal x0,x1,x2,x3,x4,x5,x6,x7,x8,x9,x10,x11,x12,x13,x14,x15: std_logic_vector(8 downto 0)。 outy: out std_logic_vector(19 downto 0))。 reset: in std_logic。 use 。 use 。基于 FPGA 的嵌入式系統(tǒng)設(shè)計，西安電子科技大學(xué)出版社， 2020。基于 VHDL 語言的八階 IIR 語音低通數(shù)字濾波器，桂林航天工業(yè)高等專科學(xué)校電報， 2020。數(shù)字信號處理及其 MATLAB 實現(xiàn)，電子工業(yè)出版社， 1998。 Digital Singal Processing with Field Programmable Gate Arrays,清華大學(xué)出版社， 2020。 [8]王世一 .數(shù)字信號處理 [M].北京：北京理工大學(xué)出版社， 2020。 [7]張志恒 。 [6]丁玉美，高西全。 [5]彭雪峰，汪臨偉，許建平。 [4]屈星，唐寧等。 [3]潘松，黃繼業(yè)。 [2]潘松， 黃繼業(yè)，王國棟。 在本課題 的 完成之際，謹(jǐn)向我的 導(dǎo)師 致以最衷心的感謝和最崇高的敬意 ！ 感謝各位評審老師！感謝您們在百忙之中參與我的論文評閱工作，謝謝 ！ 姓名： 日期： 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計（論文） 27 參考文獻(xiàn) [1]程佩青。但 幸好在 老師的幫助 和 同學(xué)的支持 下 ，讓我自己挺過來了， 最終完成了 此論文 。沒有經(jīng)過實踐檢驗的理論那都是站不住腳跟的， 平常在課堂上我們只是學(xué)一些理論的知識，而這次畢業(yè)設(shè)計就是將我們的理論知識來進(jìn)行實踐的大號時機(jī) 。 在這次畢業(yè)設(shè)計中也使我們的同學(xué)關(guān)系更進(jìn)一步了，同學(xué)之間互相幫助，有什么不懂的大家在一起商量，聽聽不同的看法對我們更好的理解知識，所以在這里非常 感謝幫助我的同學(xué)。 在此期間，我掌握了數(shù)字濾波器的設(shè)計過程 ,了解了 FIR和 IIR的原理和特性 ,學(xué)習(xí)了 FIR和 IIR濾波器的 DSP實現(xiàn)原理 .熟悉設(shè)計 FIR數(shù)字濾波器和 IIR數(shù)字濾波器的原理和方法。這 次畢業(yè)論文的制作過程是我的一次再學(xué)習(xí)，再提高的過程。我將收集到的資料仔細(xì)整理分類，及時拿給導(dǎo)師進(jìn)行溝通。當(dāng)選題報告，開題報告定下來的時候，我當(dāng)時便立刻著手資料的收集工作中，當(dāng)時面對浩瀚的書海真是有些茫然，不知如何下手，我很快將這一困難告訴了導(dǎo)師，在導(dǎo)師細(xì)心的指導(dǎo)之下，終于使我對自己的工作方向和方法有了大致的掌握?；叵?在 這段日子的經(jīng)歷和感受， 真是 感慨萬千， 這必將會成為我生命中的一段美好回憶 。從最初的茫然，到 漸入佳境 ，再到對思路逐漸的清晰， 這是一個艱辛又開心的過程 。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計（論文） 25 結(jié) 論 大四上學(xué)期末 ， 開始了畢業(yè)設(shè)計課題的挑選。 基于 FPGA 數(shù)字高通濾波器設(shè)計 24 圖 綜合后生成的 TCL 文件 Quartus II 編譯 通過軟件獲取 VHDL文件則可以對 Verilog綜合器 進(jìn)行調(diào)用 ，選用 Quartus Ⅱ ，獲得它 網(wǎng)表文件對應(yīng)的 RTL 電路圖。因為 在這個過程中，會生成控制操作器件綜合器的 TCL 腳本。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計（論文） 23 圖 生成的 VHDL 文件 （ 2）在 SignalCompiler 的 窗口，選用 Synplify 對生成的 VHDL 代碼進(jìn)行綜合，如圖 所示 。這樣就完成了 一個 16 階直接 I 型 FIR 高 通濾波器的設(shè)計。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計（論文） 19 圖 濾波器設(shè)計界面 （ 2）濾波器分析 濾波器系數(shù)的 計算完 成 后， 需要我們 對設(shè)計好的 FIR 濾波器進(jìn)行相關(guān)的性能分析，以便 于 了解該濾波器是否滿足 我們的 設(shè)計要求，分析 結(jié)果 如下：如圖 是 FIR 濾波器的幅頻響應(yīng)；如圖 是 FIR 濾波器的相頻響應(yīng)；如圖 是幅頻響應(yīng)與相頻響應(yīng)的比較；如圖 是 FIR 濾波器的沖激響應(yīng)；如圖 是 FIR濾波器的階躍響應(yīng) ；如圖 是 FIR 濾波器的零極點；如圖 是 FIR 濾波器系數(shù)；如圖 是 FIR 濾波器的量化。 首先 ,打開 MATLAB 的 FDATool, FDATool 界面如圖 所示。 圖 16 階直接 I 型 FIR 濾波器模型 基于 FPGA 數(shù)字高通濾波器設(shè)計 18 用 MATLAB 的濾波器設(shè)計工具計算 FIR 濾波器的系數(shù) (1） 濾波器指標(biāo) 如果 需要設(shè)計一個 16 階的 FIR 高 通濾波器 ,給定的參數(shù)如下： 采樣頻率 Fs 為 100kHz，濾波器 Fstop 為 30kHz ,Fpass 為 50kHz； 輸入序列位寬為 9 位（最高位為符號位）。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計（論文） 17 圖 編輯模塊的“ Mask type” 設(shè)置完“ Mask type”后， SignalCompiler 就可以 為我們 正常地生成 VHDL 代碼了 。把 4 個子系統(tǒng) fir4tap 的輸出端口 out1 連接起來，接入一個 4 輸入端口的加法器，得到 FIR 濾波器的輸出 yout。 圖 fir4tap 子系統(tǒng)內(nèi)部原理圖 復(fù)制 4 個 fir4tap 子系統(tǒng) ， 將它們組合起來 。 轉(zhuǎn)換成功后 ， 則會 在“ Messages”信息 窗口 中顯示 相關(guān)信息 。 圖 雙擊 SignalCompiler 后的對話框 圖 SignalCompiler 窗口 當(dāng)設(shè)置好后，右側(cè)的硬件編譯“ Hardware Compilation”部分就會列出一個操作流程，如圖 所示，該流程為： （ 1）“ Convert MDL to VHDL” :將 .mdl 文件轉(zhuǎn)換為 VHDL 文件； 基于 FPGA 數(shù)字高通濾波器設(shè)計 16 （ 2）“ Synthesis”：綜合； （ 3）“ Quartus Ⅱ ”： Quartus 編譯適配，生成編程文件。 雙擊模型中的“ SignalCompiler”模塊 的時候 ，會 彈出 如圖 所示的對話框， 選擇“ Analyze” (分析 )按鈕， 可以 對模型進(jìn)行分析， 系統(tǒng) 檢查模型 設(shè)計中是否存在 錯誤，并 會 在Matlab 主窗口彈出對話框給出相關(guān)信息。 基于 FPGA 數(shù)字高通濾波器設(shè)計 14 圖 建立新模型 圖 4 階 FIR 濾波器節(jié) 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計（論文） 15 在 Simulink 仿真并生產(chǎn) VHDL 代碼 我們 可以在 Simulink 中對 設(shè)計完成后的 濾波器 模型 進(jìn)行仿真，通過 Simulink中的 示波器 模塊 來 查看 仿真的結(jié)果 ,分析是否符合要求 。 湖南工業(yè)大學(xué)本科畢業(yè)設(shè)計（論文） 13 圖 Options 界面 16 階 FIR 濾波器 設(shè)計 4 階濾波器模型的建立 通過理解 FIR 數(shù)字 濾波器原理， 我們 可以利用 FPGA 來實現(xiàn) FIR 濾波電路。隔開。 打開 Quartus II 軟件的 在 Tools 中點擊進(jìn)入License Setup 界面， 勾上 “ Use LM_LICENSE_FILE variable” ， PC 用戶通過新建環(huán)境變量 LM＿ LICENSE＿ FILE 來指定 license 的保存路徑 。改進(jìn)了軟件的 LogicLock 模塊設(shè)計功能，增添 了 FastFit 編譯選項，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。該平臺支持一個工作組環(huán)境下的設(shè)計要求，其中包括支持基于 Inter 的協(xié)作設(shè)計。系統(tǒng)設(shè)計者現(xiàn)在能夠用 Quartus II 軟件評估 HardCopy Stratix器件的性能和功耗，相應(yīng)地進(jìn)行最大吞吐量設(shè)計。 Altera Qua基于 FPGA 數(shù)字高通濾波器設(shè)計 12 rtus II （ 和更高版本）設(shè)計 軟件 是業(yè)界唯一提供 FPGA 和固定功能 HardCopy 器件統(tǒng)一設(shè)計流程的設(shè)計工具。 目前 MATLAB 產(chǎn)品族可以用來進(jìn)行：數(shù)值分析 、 數(shù)值和符號計算 、 工程與科學(xué)繪圖 、控制系統(tǒng)的設(shè)計與仿真 、 數(shù)字圖像處理 、 數(shù)字信 號處理 、 通訊系統(tǒng)設(shè)計與仿真 、 財務(wù)與金融工程 。 MATLAB 的簡介 MATLAB[10]的名 子出自 Matrix Laboratory，它是一種科學(xué)計算軟件，專門以矩陣的形式處理數(shù)據(jù)。 DSP Builder 作為 Matlab