【正文】 而且與系統(tǒng)的方法相比較，使用設(shè)計(jì)的方案達(dá)到的結(jié)果，要比傳統(tǒng)方案達(dá)到的結(jié)果要好。可以得到復(fù)雜Chebyshev的近似至，方案的運(yùn)算法則是有效的。因此，通過解決特征值問題找到絕對(duì)最小特征值后，一組濾波器系數(shù)能很容易的被得到。5．結(jié)論本論文中，基于對(duì)復(fù)雜的chebyshev的理解，提出了一個(gè)有效的全波段IIR數(shù)字微分器的方案。為了保證因果穩(wěn)定性，在[3]中已證明，一個(gè)更大的群延遲需被指定。圖2中所示的是的量級(jí)響應(yīng)，鑒于[7]中，其最大誤差是。這和[7]中的例3是相同的，初始的頻率點(diǎn)如圖1（a）中所選取的，我們?nèi)缓筮_(dá)到第一個(gè)方案。 運(yùn)算法則設(shè)計(jì)程序{IIR數(shù)字微分器運(yùn)算法則設(shè)計(jì)}開始1． 讀取、和的值；2． 取圖1所示的頻率點(diǎn)；3． 解方程式（10）和式（11）得到初始值；4． 計(jì)算，找出如式（12）所示所有極值頻率，并求出相位，重復(fù)；5． 設(shè)，；6． 用式（17）（18）（19）和（20）計(jì)算和，找出式（16）中的絕對(duì)最小特征值以得到一組濾波器系數(shù)。因此，式（16）中的特征值問題能夠又一次的被解決，且可以得到一組新的濾波器系數(shù)。由此可知，所得的響應(yīng)可以不是equiripple。特征向量提供了一組濾波器的系數(shù)。盡管不是極值頻率，但是我們可以設(shè)，因?yàn)槭沟?，然后，我們可以?jì)算在時(shí)，誤差函數(shù)中的相位，另用以下的式子限定 (13)式中是量級(jí)誤差被減到最少的，以式（13）取代式（4），我們將式（13）化為實(shí)部和虛部。 用公式表示利用得到的初始的濾波器系數(shù)，我們可以計(jì)算誤差函數(shù)，有利誤差函數(shù)中獲得的響應(yīng)可以不是equiripple在下列各項(xiàng)中，我們將應(yīng)用Remez復(fù)變換法則獲得一個(gè)equiripple響應(yīng)。 （8）當(dāng)是奇數(shù)時(shí)，如圖1所示，當(dāng)我們以相同的間隔從選取頻率點(diǎn)時(shí)，記錄到，當(dāng)是偶數(shù)時(shí)，此時(shí)，如圖1（b）所示，在中，等間隔的選取頻率點(diǎn)從到，由于，我們可以以式（8）替換式（4），并得到： （9）將（9）式化為實(shí)部和虛部有： （10）式中，以及 （11）式中，如果是奇數(shù)，此時(shí)，如果是偶數(shù)，且由于以及，很明顯，式（10）和式（11）是的全部方程，即奇數(shù)和偶數(shù)。這意味著從（7）式中，當(dāng)時(shí)，必須是0，亦即是。, （7）式中是減到最少后的最大誤差。頻率響應(yīng)通常是頻率的復(fù)雜函數(shù)： （4）復(fù)雜Chebyshev近似值問題包括找出濾波器系數(shù)、這是Chebyshev最底標(biāo)準(zhǔn): （5）誤差函數(shù): （6）在所有可能選擇的、中，為了得到恒定的相對(duì)誤差，我們?cè)谟幸娴牟ǘ蝃6][7]中使用另一個(gè)額外的函數(shù)。 IIR數(shù)字濾波器理想數(shù)字微分器的頻率響應(yīng)是:, （1）在實(shí)際的設(shè)計(jì)中，通常加一個(gè)持續(xù)延遲以得到一個(gè)因果關(guān)系的解決方案，然后，所需的數(shù)字微分器頻率響應(yīng)由下式表示: , （2）式中是所給的群延遲，是波段的中止頻率，對(duì)于全波段微分器，必須由數(shù)字濾波器設(shè)置系數(shù)，其中k是整數(shù)。方案的運(yùn)算法則是有效的，因?yàn)樗粌H能達(dá)到Remez交換法則中的固有速度，而且還是單一的添寫步驟。因此，通過解決特征值問題找到絕對(duì)最小特征值后，一組濾波器系數(shù)能容易的被得到。在本論文中，我們提出了一個(gè)基于復(fù)雜chebyshev理解有效的全波段IIR數(shù)字微分器方案。對(duì)數(shù)字微分器相當(dāng)大的興趣促成了各種不同設(shè)計(jì)技術(shù)的發(fā)展。而且與系統(tǒng)的方法相比較，使用設(shè)計(jì)的方案達(dá)到的結(jié)果，要比傳統(tǒng)方案達(dá)到的結(jié)果要好。可以得到復(fù)雜Chebyshev的近似至，方案的運(yùn)算法則是有效的。因此，通過解決特征值問題找到絕對(duì)最小特征值后，一組濾波器系數(shù)能很容易的被得到。附錄2 英文翻譯全波段IIR數(shù)字微分器的設(shè)計(jì)XiZhang and Toshinori Yoshikawa電機(jī)工程部Nagaoka 大學(xué)技術(shù)Nagaoka，Niigata,9402188 japan摘要：基于對(duì)復(fù)雜的chebyshev的理解，本論文提出了一個(gè)有效的全波段IIR數(shù)字微分器的方案。U4 : addyn port map (clk_reg,res,e,youtput)。U2 : delay port map(clk_reg,res,e,xn,f0,f1,f2,f3,f4 )。signal clk_reg,clk_regbt:std_logic。signal f0,f1,f2:std_logic_vector(4 downto 0)。 youtput:out std_logic_vector(8 downto 0))。 res:in std_logic。end ponent。y0,y1:in std_logic_vector(8 downto 0)。ponent smultadd1port (clk_reg,clk_regbt:in std_logic。 y0,y1:out std_logic_vector(8 downto 0))。 xn:in std_logic_vector(4 downto 0)。 res:in std_logic。end ponent。architecture struc of iir isponent controlport( clk,res:in std_logic。 youtput:out std_logic_vector(8 downto 0))。 a0,a1,a2,b0,b1:in std_logic_vector(4 downto 0)。entity iir is port (clk:in std_logic。use 。頂層模塊程序library ieee。 end process。 實(shí)現(xiàn)累加功能 youtput=y_out。) then y_ou=yout。event and clk=39。 then youtput=000000000。begin process(res,clk) begin if res=39。end addyn。 yout:in std_logic_vector(8 downto 0)。entity addyn isport (clk:in std_logic。use 。累加模塊程序library ieee。end process。end if。yout(8)=ytmp(8)。else tppp=ytmp(7 downto 0)。yout(7 downto 0)=tppp。 thentppp=not ytmp(7 downto 0)+39。 完成補(bǔ)碼相乘后的相加運(yùn)算elsif(t=5) then if ytmp(8)=39。) thenif t5 then t=t+1。event and clk_regbt=39。)。ytmp=(others=39。139。tpp。039。) else tp。 when (tp2n=39。 完成補(bǔ)碼相乘運(yùn)算tpp=not tp +39。tp2n=tan xor tbn。139。139。) else ta。 when (tan=39。taa=not ta +39。tan=tmpa(4)。ta=tmpa(3 downto 0)。039。)。begin tmpa=a0 when t=0 elsea1 when t=1 elsea2 when t=2 elseb0 when t=3 elseb1 when t=4 else (others=39。signal tp,tpp,tppp:std_logic_vector(7 downto 0)。signal ta,tb,taa,tbb:std_logic_vector(3 downto 0)。architecture bhv of smultadd1 issignal tan,tbn,tp2n:std_logic。yout:out std_logic_vector(8 downto 0))。a0,a1,a2,b0,b1,x0,x1,x2:in std_logic_vector(4 downto 0)。use 。use 。end bhv。y1=reg_y1。x2=reg_x2。x0=reg_x0。reg_y0=yout。reg_x0=xn。) then reg_x2=reg_x1。event and clk=39。reg_y1=000000000。reg_x2=00000。) then reg_x0=00000。beginprocess(res,clk)beginif (res=39。architecture bhv of delay issignal reg_x0,reg_x1,reg_x2:std_logic_vector(4 downto 0)。 y0,y1:out std_logic_vector(8 downto 0))。 yout:in std_logic_vector(8 downto 0)。 res:in std_logic。use 。use 。end bhv。 end if。039。 count_bt=0。 count_bt=count_bt1。139。139。 elsif(clk39。)then counter=0。 process(clk,res) begin if(res=39。 beginclk_regbt=not clk and clk_en。architecture bhv of control is signal counter，count_bt:integer 。 clk_reg,c