畢業(yè)論文-基于fpga的iir數(shù)字濾波器的實(shí)現(xiàn)(參考版)
2024-11-14 10:20本頁(yè)面
【正文】 謹(jǐn)在此表示衷心的感謝。 其次，要感謝系領(lǐng)導(dǎo)以及分管我們畢業(yè)設(shè)計(jì)的各位工作人員在我畢業(yè)設(shè)計(jì)期間的嚴(yán)格要求和時(shí)刻督促，使我的設(shè)計(jì)能夠順利完成。在設(shè)計(jì)初期幫我明確了設(shè)計(jì)的方向，而且在之后的設(shè)計(jì)中給予悉心指導(dǎo)。 2020 本科畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 32 頁(yè) 共 32 頁(yè) 致 謝 在這為 期將近一個(gè)學(xué)期的畢業(yè)設(shè)計(jì)過(guò)程中，我感謝中北大學(xué)電子科學(xué)與技術(shù)系所有給予我指導(dǎo)和幫助的老師和同學(xué)們 ， 特別要感謝的是 我的指導(dǎo)老師楊玉華老師。 2020 [14]?；?FPGA 的嵌入式系統(tǒng)設(shè)計(jì)。西安交通大學(xué)出版社。精通 MATLAB 綜合輔導(dǎo)與指南。北京，中國(guó)電力出版社。國(guó)防工業(yè)出版社。清華大學(xué)出版社， 2020 [9]任勇峰，莊新敏。 2020 [8][美 ]Uwe Meyer－ FPGA 實(shí)現(xiàn)。 2020 [7]徐惠民，安德寧。 [6]張凱，林偉。基于 FPGA 的四階 IIR 數(shù)字濾波器。北 京，科學(xué)出版社。 [3][美 ]Jerry Whitaker. DTV: the Revolution in Electronic Imaging [M].北京：電子工業(yè)出版社， 2020 [4]于楓，張麗英等。數(shù)字信號(hào)處理 [M]。北京：電子工業(yè)出版社， 2020。 總的來(lái)說(shuō)，本設(shè)計(jì)在軟件方面比較圓滿的完成課題設(shè)計(jì)要求，基本上符合設(shè)計(jì)方案。 通過(guò)設(shè)計(jì)，我學(xué)習(xí)到了 FPGA器件的結(jié)構(gòu)及其強(qiáng)大的功能，基本掌握了Max+plusII、 Protel99軟件的使用。其次，重點(diǎn)討論了 IIR濾波器系數(shù)的計(jì)算，以及 IIR濾波器的多種結(jié)構(gòu)設(shè)計(jì)方法，在此基礎(chǔ)上，利用 MATLAB軟件及 C語(yǔ)言完成了所計(jì)算的濾波器系數(shù)及其差分方程的正確性。 本科畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 28 頁(yè) 共 32 頁(yè) 5 結(jié)論 本論文在一步一步循序漸進(jìn)的過(guò)程中完成了課題任務(wù)。信號(hào)的頻率為 1MHz，在采樣頻率為 2MHz 時(shí)，每個(gè)周期采樣 20個(gè)點(diǎn)，其二次諧波的數(shù)字頻輸入到 MAX153的信號(hào)電壓幅度為 ，則經(jīng)過(guò) A/D 轉(zhuǎn)換后的輸出為 00H～ FFH。 第一級(jí)的乘累加器輸出為第二級(jí)乘累加器的一個(gè)輸入，其余輸入為第一級(jí)輸出經(jīng)過(guò)寄存器后的輸出，或?yàn)榉答伝貋?lái)的信號(hào)，輸入時(shí)鐘和復(fù)位信號(hào)相同， dout1為一級(jí)乘累加器的輸出， dout2為二級(jí)乘累加器的輸出，也為總的輸出，具體的框圖如圖 。 IIR總體模塊的實(shí)現(xiàn) 由上面所描述的幾個(gè)模塊，可得出 IIR濾波器的總體實(shí)現(xiàn)框圖，利用幾個(gè)模塊模型，直接可以編譯出 IIR濾波器的 VHDL實(shí)現(xiàn)，即將上述幾個(gè)模塊連接在一起即可。 end flex。 q2=(252*y2436*y1+252*y0+1818*q1913*q0)/1024。 architecture flex of mac2 is begin process begin wait until clk=39。 q2:out bits8 )。 q0:in bits8。 y1:in bits8。 entity mac2 is Port (clk:in std_logic。 use 。 use 。 end n_bit_int。 end flex。 y2=(113*x2107*x1+113*x0+1618*y1662*y0)/1024。 architecture flex of mac is begin process begin wait until clk=39。 y2:out bits8 )。 y0:in bits8。 x1:in bits8。 本科畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 25 頁(yè) 共 32 頁(yè) entity mac is Port (clk:in std_logic。 use 。 use 。 end n_bit_int。每個(gè) 二階節(jié)完成一次運(yùn)算共需要 6個(gè)時(shí)鐘周期，而且需采用各自獨(dú)立的 mac 實(shí)現(xiàn)兩級(jí)流水線結(jié)構(gòu)，即每個(gè)數(shù)據(jù)經(jīng)過(guò)兩個(gè)二階節(jié)輸出只需要 6個(gè)時(shí)鐘周期 [5]。 所以本次的設(shè)計(jì)中 采用一個(gè)折中的方法實(shí)現(xiàn)，即乘加單元（ mac）的乘法器采用陣列乘法器，而不使用串行乘法器，以提高運(yùn)算速度。兩個(gè)二階節(jié)共需要十次乘法運(yùn)算。 在初始狀態(tài)下令輸出信號(hào)在 reset 的高電平的控制下為 0，當(dāng)時(shí)鐘上升沿來(lái)臨本科畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 24 頁(yè) 共 32 頁(yè) 時(shí)，進(jìn)行信號(hào)輸入，并開(kāi)始信號(hào)的寄存，寄存過(guò)程僅僅需要一點(diǎn)點(diǎn)的時(shí)鐘。 end process。 end if。139。 else if (clk39。139。 end ram。 xout:out std_logic_vector(7 downto 0)。 entity ram is Port (clk:in std_logic。 use 。 寄存器模塊 在濾波器的運(yùn)算中關(guān)鍵是濾波器的輸出的反饋寄存和乘累加器兩個(gè)模塊，因此要使得濾波器的反饋能 夠精確，寄存器是一個(gè)數(shù)據(jù)一個(gè)數(shù)據(jù)的延遲的，共需要寄存器 6 個(gè)，輸入為 8位數(shù)據(jù)輸出也是 8位數(shù)據(jù)， 寄存的輸入為乘累加器的反饋，下面本科畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 23 頁(yè) 共 32 頁(yè) 是濾波器中寄存器模塊的源程序： library IEEE。 WRITE: 寫(xiě)信號(hào) , 低有效 。 A[3:0]: 外部 CPU 訪問(wèn)內(nèi)部寄存器的地址總線 。 SRES: 同步復(fù)位信號(hào) , 高 電平 有效 。 ROM : 存貯濾波器系數(shù) 。 CLK: 系統(tǒng)時(shí)鐘 。 PDATA : 并行輸入數(shù)據(jù) 。 圖 VHDL描述 此結(jié)構(gòu)既可以接收串行輸入的數(shù)據(jù) ,也可以接收并行輸入的數(shù)據(jù) ,通過(guò) SEL 進(jìn)行設(shè)置。存儲(chǔ)器和執(zhí)行單 元通過(guò)內(nèi)部總線相連接 。計(jì)算過(guò)程是 : X ,Y 為輸入數(shù)據(jù) ,通 過(guò)選擇器進(jìn)入乘法器 ,算術(shù)與邏輯單元從系數(shù) ROM 中讀 取濾波器的系數(shù)用于輸入數(shù)據(jù)相乘 ,相乘的結(jié)果與前一步 的結(jié)果相加進(jìn)入累加器 ,累加器讀取上一步計(jì)算 的中間結(jié) 果 A 并計(jì)算 ,最后將此步計(jì)算的結(jié)果 M存入到 RAM中 去。執(zhí)行單元內(nèi)部包含算術(shù)和邏輯單元以及一些寄存器 。 采用 VHDL 描述的二階基本節(jié)的頂層結(jié)構(gòu)如圖 所 示。 本科畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 21 頁(yè) 共 32 頁(yè) 4 IIR 數(shù)字濾波器的 VHDL 實(shí)現(xiàn) IIR 數(shù)字濾波器的 VHDL 描述 由上面設(shè)計(jì)出來(lái)的 IIR 數(shù)字濾波器可以進(jìn)一步用 VHDL 語(yǔ)言加以描述 ,通過(guò)編譯、功能仿真、綜合和時(shí)序 仿真之后 就可以在 FPGA 上實(shí)現(xiàn)了 。 特 征 ： 1， 高速： 很 快的 響應(yīng) 時(shí)間 — 55/65/70ns(最大 ) 2， 5V 供電電壓 3， 具有合適的響應(yīng)和循環(huán)時(shí)間 4， 普通的數(shù)據(jù)輸入輸出：三態(tài)輸出 芯片圖如圖 ： 圖 HM628512 圖 是這次設(shè)計(jì)中 的連接電路 圖 引腳 描述 A0～ A18 地址端 I\O0～ I\O7 輸入 \輸出端與 FPGA 的 I\O引腳連接 本科畢業(yè)設(shè)計(jì)說(shuō)明書(shū) 第 20 頁(yè) 共 32 頁(yè) CS 片選端，低電平有效 OE 輸出允許端，低電平有效 WE 寫(xiě)操作允許端，低電平有效 VCC 供電端，＋ 5V GND 接地端 電源和地濾波電路 (又稱去耦電容 ) 圖 去耦電容 它的作用是抑制因負(fù)載變化而引起的噪聲和降低信號(hào)干擾。 Io: 電流輸出通常外接一運(yùn)算放大器，以便 將電 流輸出轉(zhuǎn)換成電壓輸出 . Vcc: 提供電壓 接 +5V LM224 放大器 它是一個(gè) 低功耗運(yùn)算放大器 ,屬于四運(yùn)放 ,該運(yùn)算放大器以低電壓 ,單一電源為優(yōu)勢(shì) ,作用是放大輸入模擬信號(hào)到模數(shù)轉(zhuǎn)換器 ,它的結(jié)構(gòu)圖如圖 。 Vref(): 參考電 壓 ,必 須 接一電阻 (R2)接地 ，防止過(guò)載。 1LSB 輸出形態(tài)：電流輸出 圖 DAC0808芯片圖 DAC0808 的引腳功能介紹 : A1～ A8: 數(shù)據(jù)輸入引腳，其中 A1 是最高位， A8 是最低位。 VCC 是供電端 ,電壓從 2V 到 6V。以下是它的芯片圖以
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