【正文】 BEGIN q = sub_wire0(3 DOWNTO 0)。 altsyncram_ponent : altsyncram GENERIC MAP ( intended_device_family = Cyclone, width_a = 4, widthad_a = 8, numwords_a = 256, operation_mode = ROM, outdata_reg_a = UNREGISTERED, address_aclr_a = NONE, outdata_aclr_a = NONE, width_byteena_a = 1, init_file = , lpm_hint = ENABLE_RUNTIME_MOD=YES, INSTANCE_NAME=rom2, lpm_type = altsyncram) PORT MAP ( clock0 = inclock, address_a = address, q_a = sub_wire0)。 END SYN。 選題背景 16 第五章 實驗 結果 實驗概述 本實驗是以 KEY KEY1為控制整個鬧鐘的校時，校分，校鬧鐘時、分，分別將 KEY2[1],KEY2[0],KEY1，送到實驗上的三個鍵，由這三個鍵來控制整個校時，校分，校鬧鐘時，校鬧鐘分的過程，加上分別連接的鍵叫 A,B,C 鍵 . 實 驗 仿真 結果 則當 A=0， B=1,C=0 時是對時鐘進行校時，時個位和時十位會以二十四進制循環(huán)自動增加 。仿真波形： 圖 當 A=0， B=0,C=0 時是對時鐘進行校分，分個位和分 十位會以六十進制循環(huán)增加，并且不對時進位 。仿真波形： 圖 當 A=0， B=1,C=1 時是對鬧鐘進行校 分 ，鬧鐘時個位和時十位會以二十四進制循環(huán)自動增加 。仿真波形： 圖 當 A=0， B=0,C=1 時是對鬧鐘進行校 時 ，鬧鐘分個位和分十位會以六十進制循環(huán)增加，并且不對時進位 。仿真波形： 實驗 結果 17 圖 而當 A=1， B=0,C=0 或者 A=1， B=1,C=0 是正常的計時時間，秒從零開始計時，每秒加一，當到達五十九在來一個脈沖后，秒十位和秒個位清零，從零開始直到六十一直循環(huán)，并且向分個位清零；分位的原理同秒的一樣 ； 而時與秒，分的不同之處是，當時計數到二十 三 時清零并且不向任何位進位。 仿真波形： 圖 另外當計數的時，分和鬧鐘所事先設置時 、 分相等時， “ 梁祝 ” 這首歌會響起，作為鬧鐘并且維持一分鐘，一分鐘歌曲自動停止。 在有條件的情況下，為驗證所設計程序是否正確， 將程序下載到 FPGA 器件中進行硬件測試。在 QuartusⅡ開發(fā)環(huán)境中進行管腳鎖定，連接好數碼管驅動電路，然后將目標文件下載到器件中。最終可以看到時、分、秒正常顯示 選題背景 18 第六章 總結與展望 研究結論 通過本次實驗，系統(tǒng)的復習整個 EDA 的知識，并且了解了 CPLD 可編程芯片的結構和引腳，能夠熟練的運用 quartus II 這個軟件，尤其可貴的是，學會了使用這個軟件來給程序配置引腳，并且實際的通過實驗箱的幾個按鍵就可以控制整個操作的過程，終于感到自己所學到的知識可以付諸到實踐了。 在此次的數字鐘設計過程中，更進一步地熟 悉有關數字電路的知識和具體應用。學會了利 Max+plus 和 QuarterII 軟件進行原理圖的繪制，硬件描述語言 VHDL的編寫，程序的仿真等工作。并能根據仿真結果分析設計的存在的問題和缺陷，從而進行程序的調試和完善。 在設計電路中，往往是先仿真后連接實物圖，但有時候仿真和電路連接并不是完全一致的，例如在對具體模塊的仿真的過程中，往往沒有考慮到整體設計的層面以及與上下模塊接口的設計。再加上器件對信號的延時等問題，實際下載到實驗箱上后會出現(xiàn)一系列的問題，因此仿真圖和電路連接圖還是有一定區(qū)別的。 此次的數字鐘設計重 在于按鍵的控制和各個模塊代碼的編寫，雖然能把鍵盤接口和各個模塊的代碼編寫出來，并能正常顯示，但對于各個模塊的優(yōu)化設計還有一定的缺陷和不足?？偟膩碚f，通過這次的設計實驗更進一步地增強了實驗的動手能力，對數字鐘的工作原理也有了更加透徹的理解。在本設計調試過程中遇到了一些問題如下： ，數碼管顯示全部為零，計數器不工作，經分析得知程序中的總的清零信號保持有效狀態(tài)，改動程序后計數器開始計數。 59時變 0時，分計數模塊滯后計數，考慮的器件的延時，將程序中秒的進位信號提前 1秒。 3在檢測按鍵時，由于有些按鍵控制是秒時鐘同步的，所以控制起來顯得梢慢些，但是工作正常，能滿足實際的需要。 研究展望 本設計中雖然有控制鍵對時鐘進行控制，但是用到的按鍵太多，在實際應用上存在不足。故提出改進方案為用一個按鍵控制數碼管的片選，再用兩個按鍵控制計數的加減。這樣可以節(jié)省按鍵資源，以供更多的功能的使用。 本設計是采用硬件描述語言和 FPGA 芯片相結合進行的數字鐘的研究，從中可以看出 EDA 技術的發(fā)展在一定程度上實現(xiàn)了硬件設計的軟件化。設計的過程變的相對簡單，容易修改等優(yōu)點，相信隨著電子技術的發(fā)展，數字鐘 的功能會更加多樣化，滿足人們的各種需要。 展望與總結 19 致謝 20 致 謝 在論文完成之際，我首先向關心幫助和指導我的指導老師 許金星 表示衷心的感謝并致以崇高的敬意！ 在論文工作中，遇到了許多難題 ，一直得到 許金星老師的親切關懷和悉心指導，使我不斷進步。許金星 老師以其淵博的學識、嚴謹的治學態(tài)度、求實的工作作風和他敏捷的思維給我留下了深刻的印象，我將終生難忘 。再一次向他表示衷心的感謝，感謝他為學生營造的濃郁學術氛圍，以及學習、生活上的無私幫助 ! 值此論文完成之際 ，謹向 許金星 老師致以最崇高的謝意 ! 在學校的學習生活即將結束，回顧兩年多來的學習經歷，面對現(xiàn)在的收獲，我感到無限欣慰。為此，我向熱心幫助過我的所有老師和同學表示由衷的感謝 ! 特別感謝我的師姐 吳謙謙 對我的學習和生活所提供的大力支持和關心 !還要感謝一直關心幫助我成長的室友 鄧森 、 王蒙 ！ 在我即將完成學業(yè)之際，我深深地感謝我的家人給予我的全力支持！ 最后，衷心地感謝在百忙之中評閱論文和參加答辯的各位專家、教授 ! 展望與總結 21 參考文獻 22 參考文獻 1. 張竹生 .微分半動力系統(tǒng)的不變集 [D]:[博士學位論文 ].北京 :北京大學數學系 ,1983 2. 劉君，常明，秦娟，基于硬件描述語言（ VHDL）的數字時鐘設計，天津理工大學學報， 2020，第 23 卷 第 4 期， 4041 3. 廖日坤， CPLD/FPGA 嵌入式應用開發(fā)技術白金手冊，中國電力出版社， 2020，212218。 4. 王開軍 ,姜宇柏，面向 CPLD/FPGA的 VHDL設計 ,機械工業(yè)出版社 ,2020， 2865。 5. 趙保經 ， 中國集成電路大全 ， 國防工業(yè)出版社 ,1985。 6. 高吉祥 ， 電子技術基礎實驗與課程設計 ， 電子工業(yè)出版社 ， 2020。 7. 呂思忠 ， 數子電路實驗與課程 設計 ， 哈爾濱工業(yè)大學出版社 ， 2020。 8 謝自美 ， 電子線路設計、實驗、測試 ， 華中理工大學出版社 ， 2020。 8. 趙志杰 ， 集成電路應用識圖方法 ， 機械工業(yè)出版社 ， 2020， 3540。 9. 張慶雙 ， 電子元器件的選用與檢測 ， 機械工業(yè)出版社 ， 2020。 參考文獻 23 附 錄 24 附錄 1 部分模塊代碼 （ 1）分頻器關鍵代碼 entity div22118400 is port(clk:in std_logic。 f1hz:out std_logic)。 end div22118400。 architecture behave of div22118400 is signal temp: integer range 0 to 22118399。 begin process(clk) begin if rising_edge(clk) then temp=temp+1。 if temp=22118399 then f1hz=39。139。 else f1hz=39。039。 end if。 end if。 end process。 end behave。 （ 2）鬧鐘模塊關鍵 代碼 entity alarm_set is port(rst,hz1:in std_logic。 alarm,ok:in std_logic。 sec_tune:in std_logic。 min_tune:in std_logic。 hour_tune:in std_logic。 sec,min:out integer range 0 to 59。 hour: out integer range 0 to 23)。 end alarm_set。 architecture behave of alarm_set is signal sec_temp,min_temp: integer range 0 to 59。 signal hour_temp:integer range 0 to 23。 begin tuning:process(rst,hz1,alarm,ok) begin if rst=39。139。 then sec_temp=0。min_temp=0。hour_temp=0。 elsif rising_edge(hz1) then if alarm=39。139。 and ok=39。039。 then 附錄 25 if sec_tune=39。139。 then if sec_temp=59 then sec_temp=0。 else sec_temp=sec_temp+1。 end if。 end if。 if min_tune=39。139。 then if min_temp=59 then min_temp=0。 else min_temp=min_temp+1。 end if。 end if。 if hour_tune=39。139。 then if hour_temp=23 then hour_temp=0。 else hour_temp=hour_temp+1。 end if。 end if。 else null。 end if。 end if。 end process tuning。 sec=sec_temp。 min=min_temp。 hour=hour_temp。 end behave。 （ 3）定時模塊關鍵代碼 entity stop_watch is port(rst,hz1:in std_logic。 stop:in std_logic。 ok:in std_logic。 sec_tune:in std_logic。 min_tune:in std_logic。 hour_tune:in std_logic。 stop_sec,stop_min:out integer range 0 to 59。 stop_hour:out integer range 0 to 23。 index:out std_logic。 disp:out std_logic)。 end stop_watch。 architecture behave of stop_watch is signal a_sec,a_min:integer range 0 to 59。 附 錄 26 signal a_hour: