【正文】 BEGIN q = sub_wire0(3 DOWNTO 0)。 altsyncram_ponent : altsyncram GENERIC MAP ( intended_device_family = Cyclone, width_a = 4, widthad_a = 8, numwords_a = 256, operation_mode = ROM, outdata_reg_a = UNREGISTERED, address_aclr_a = NONE, outdata_aclr_a = NONE, width_byteena_a = 1, init_file = , lpm_hint = ENABLE_RUNTIME_MOD=YES, INSTANCE_NAME=rom2, lpm_type = altsyncram) PORT MAP ( clock0 = inclock, address_a = address, q_a = sub_wire0)。 END SYN。 選題背景 16 第五章 實(shí)驗(yàn) 結(jié)果 實(shí)驗(yàn)概述 本實(shí)驗(yàn)是以 KEY KEY1為控制整個(gè)鬧鐘的校時(shí)，校分，校鬧鐘時(shí)、分，分別將 KEY2[1],KEY2[0],KEY1，送到實(shí)驗(yàn)上的三個(gè)鍵，由這三個(gè)鍵來(lái)控制整個(gè)校時(shí)，校分，校鬧鐘時(shí)，校鬧鐘分的過程，加上分別連接的鍵叫 A,B,C 鍵 . 實(shí) 驗(yàn) 仿真 結(jié)果 則當(dāng) A=0， B=1,C=0 時(shí)是對(duì)時(shí)鐘進(jìn)行校時(shí)，時(shí)個(gè)位和時(shí)十位會(huì)以二十四進(jìn)制循環(huán)自動(dòng)增加 。仿真波形： 圖 當(dāng) A=0， B=0,C=0 時(shí)是對(duì)時(shí)鐘進(jìn)行校分，分個(gè)位和分 十位會(huì)以六十進(jìn)制循環(huán)增加，并且不對(duì)時(shí)進(jìn)位 。仿真波形： 圖 當(dāng) A=0， B=1,C=1 時(shí)是對(duì)鬧鐘進(jìn)行校 分 ，鬧鐘時(shí)個(gè)位和時(shí)十位會(huì)以二十四進(jìn)制循環(huán)自動(dòng)增加 。仿真波形： 圖 當(dāng) A=0， B=0,C=1 時(shí)是對(duì)鬧鐘進(jìn)行校 時(shí) ，鬧鐘分個(gè)位和分十位會(huì)以六十進(jìn)制循環(huán)增加，并且不對(duì)時(shí)進(jìn)位 。仿真波形： 實(shí)驗(yàn) 結(jié)果 17 圖 而當(dāng) A=1， B=0,C=0 或者 A=1， B=1,C=0 是正常的計(jì)時(shí)時(shí)間，秒從零開始計(jì)時(shí)，每秒加一，當(dāng)?shù)竭_(dá)五十九在來(lái)一個(gè)脈沖后，秒十位和秒個(gè)位清零，從零開始直到六十一直循環(huán)，并且向分個(gè)位清零；分位的原理同秒的一樣 ； 而時(shí)與秒，分的不同之處是，當(dāng)時(shí)計(jì)數(shù)到二十 三 時(shí)清零并且不向任何位進(jìn)位。 仿真波形： 圖 另外當(dāng)計(jì)數(shù)的時(shí)，分和鬧鐘所事先設(shè)置時(shí) 、 分相等時(shí)， “ 梁祝 ” 這首歌會(huì)響起，作為鬧鐘并且維持一分鐘，一分鐘歌曲自動(dòng)停止。 在有條件的情況下，為驗(yàn)證所設(shè)計(jì)程序是否正確， 將程序下載到 FPGA 器件中進(jìn)行硬件測(cè)試。在 QuartusⅡ開發(fā)環(huán)境中進(jìn)行管腳鎖定，連接好數(shù)碼管驅(qū)動(dòng)電路，然后將目標(biāo)文件下載到器件中。最終可以看到時(shí)、分、秒正常顯示 選題背景 18 第六章 總結(jié)與展望 研究結(jié)論 通過本次實(shí)驗(yàn)，系統(tǒng)的復(fù)習(xí)整個(gè) EDA 的知識(shí)，并且了解了 CPLD 可編程芯片的結(jié)構(gòu)和引腳，能夠熟練的運(yùn)用 quartus II 這個(gè)軟件，尤其可貴的是，學(xué)會(huì)了使用這個(gè)軟件來(lái)給程序配置引腳，并且實(shí)際的通過實(shí)驗(yàn)箱的幾個(gè)按鍵就可以控制整個(gè)操作的過程，終于感到自己所學(xué)到的知識(shí)可以付諸到實(shí)踐了。 在此次的數(shù)字鐘設(shè)計(jì)過程中，更進(jìn)一步地熟 悉有關(guān)數(shù)字電路的知識(shí)和具體應(yīng)用。學(xué)會(huì)了利 Max+plus 和 QuarterII 軟件進(jìn)行原理圖的繪制，硬件描述語(yǔ)言 VHDL的編寫，程序的仿真等工作。并能根據(jù)仿真結(jié)果分析設(shè)計(jì)的存在的問題和缺陷，從而進(jìn)行程序的調(diào)試和完善。 在設(shè)計(jì)電路中，往往是先仿真后連接實(shí)物圖，但有時(shí)候仿真和電路連接并不是完全一致的，例如在對(duì)具體模塊的仿真的過程中，往往沒有考慮到整體設(shè)計(jì)的層面以及與上下模塊接口的設(shè)計(jì)。再加上器件對(duì)信號(hào)的延時(shí)等問題，實(shí)際下載到實(shí)驗(yàn)箱上后會(huì)出現(xiàn)一系列的問題，因此仿真圖和電路連接圖還是有一定區(qū)別的。 此次的數(shù)字鐘設(shè)計(jì)重 在于按鍵的控制和各個(gè)模塊代碼的編寫，雖然能把鍵盤接口和各個(gè)模塊的代碼編寫出來(lái)，并能正常顯示，但對(duì)于各個(gè)模塊的優(yōu)化設(shè)計(jì)還有一定的缺陷和不足?？偟膩?lái)說，通過這次的設(shè)計(jì)實(shí)驗(yàn)更進(jìn)一步地增強(qiáng)了實(shí)驗(yàn)的動(dòng)手能力，對(duì)數(shù)字鐘的工作原理也有了更加透徹的理解。在本設(shè)計(jì)調(diào)試過程中遇到了一些問題如下： ，數(shù)碼管顯示全部為零，計(jì)數(shù)器不工作，經(jīng)分析得知程序中的總的清零信號(hào)保持有效狀態(tài)，改動(dòng)程序后計(jì)數(shù)器開始計(jì)數(shù)。 59時(shí)變 0時(shí)，分計(jì)數(shù)模塊滯后計(jì)數(shù)，考慮的器件的延時(shí)，將程序中秒的進(jìn)位信號(hào)提前 1秒。 3在檢測(cè)按鍵時(shí)，由于有些按鍵控制是秒時(shí)鐘同步的，所以控制起來(lái)顯得梢慢些，但是工作正常，能滿足實(shí)際的需要。 研究展望 本設(shè)計(jì)中雖然有控制鍵對(duì)時(shí)鐘進(jìn)行控制，但是用到的按鍵太多，在實(shí)際應(yīng)用上存在不足。故提出改進(jìn)方案為用一個(gè)按鍵控制數(shù)碼管的片選，再用兩個(gè)按鍵控制計(jì)數(shù)的加減。這樣可以節(jié)省按鍵資源，以供更多的功能的使用。 本設(shè)計(jì)是采用硬件描述語(yǔ)言和 FPGA 芯片相結(jié)合進(jìn)行的數(shù)字鐘的研究，從中可以看出 EDA 技術(shù)的發(fā)展在一定程度上實(shí)現(xiàn)了硬件設(shè)計(jì)的軟件化。設(shè)計(jì)的過程變的相對(duì)簡(jiǎn)單，容易修改等優(yōu)點(diǎn)，相信隨著電子技術(shù)的發(fā)展，數(shù)字鐘 的功能會(huì)更加多樣化，滿足人們的各種需要。 展望與總結(jié) 19 致謝 20 致 謝 在論文完成之際，我首先向關(guān)心幫助和指導(dǎo)我的指導(dǎo)老師 許金星 表示衷心的感謝并致以崇高的敬意！ 在論文工作中，遇到了許多難題 ，一直得到 許金星老師的親切關(guān)懷和悉心指導(dǎo)，使我不斷進(jìn)步。許金星 老師以其淵博的學(xué)識(shí)、嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度、求實(shí)的工作作風(fēng)和他敏捷的思維給我留下了深刻的印象，我將終生難忘 。再一次向他表示衷心的感謝，感謝他為學(xué)生營(yíng)造的濃郁學(xué)術(shù)氛圍，以及學(xué)習(xí)、生活上的無(wú)私幫助 ! 值此論文完成之際 ，謹(jǐn)向 許金星 老師致以最崇高的謝意 ! 在學(xué)校的學(xué)習(xí)生活即將結(jié)束，回顧兩年多來(lái)的學(xué)習(xí)經(jīng)歷，面對(duì)現(xiàn)在的收獲，我感到無(wú)限欣慰。為此，我向熱心幫助過我的所有老師和同學(xué)表示由衷的感謝 ! 特別感謝我的師姐 吳謙謙 對(duì)我的學(xué)習(xí)和生活所提供的大力支持和關(guān)心 !還要感謝一直關(guān)心幫助我成長(zhǎng)的室友 鄧森 、 王蒙 ！ 在我即將完成學(xué)業(yè)之際，我深深地感謝我的家人給予我的全力支持！ 最后，衷心地感謝在百忙之中評(píng)閱論文和參加答辯的各位專家、教授 ! 展望與總結(jié) 21 參考文獻(xiàn) 22 參考文獻(xiàn) 1. 張竹生 .微分半動(dòng)力系統(tǒng)的不變集 [D]:[博士學(xué)位論文 ].北京 :北京大學(xué)數(shù)學(xué)系 ,1983 2. 劉君，常明，秦娟，基于硬件描述語(yǔ)言（ VHDL）的數(shù)字時(shí)鐘設(shè)計(jì)，天津理工大學(xué)學(xué)報(bào)， 2020，第 23 卷 第 4 期， 4041 3. 廖日坤， CPLD/FPGA 嵌入式應(yīng)用開發(fā)技術(shù)白金手冊(cè)，中國(guó)電力出版社， 2020，212218。 4. 王開軍 ,姜宇柏，面向 CPLD/FPGA的 VHDL設(shè)計(jì) ,機(jī)械工業(yè)出版社 ,2020， 2865。 5. 趙保經(jīng) ， 中國(guó)集成電路大全 ， 國(guó)防工業(yè)出版社 ,1985。 6. 高吉祥 ， 電子技術(shù)基礎(chǔ)實(shí)驗(yàn)與課程設(shè)計(jì) ， 電子工業(yè)出版社 ， 2020。 7. 呂思忠 ， 數(shù)子電路實(shí)驗(yàn)與課程 設(shè)計(jì) ， 哈爾濱工業(yè)大學(xué)出版社 ， 2020。 8 謝自美 ， 電子線路設(shè)計(jì)、實(shí)驗(yàn)、測(cè)試 ， 華中理工大學(xué)出版社 ， 2020。 8. 趙志杰 ， 集成電路應(yīng)用識(shí)圖方法 ， 機(jī)械工業(yè)出版社 ， 2020， 3540。 9. 張慶雙 ， 電子元器件的選用與檢測(cè) ， 機(jī)械工業(yè)出版社 ， 2020。 參考文獻(xiàn) 23 附 錄 24 附錄 1 部分模塊代碼 （ 1）分頻器關(guān)鍵代碼 entity div22118400 is port(clk:in std_logic。 f1hz:out std_logic)。 end div22118400。 architecture behave of div22118400 is signal temp: integer range 0 to 22118399。 begin process(clk) begin if rising_edge(clk) then temp=temp+1。 if temp=22118399 then f1hz=39。139。 else f1hz=39。039。 end if。 end if。 end process。 end behave。 （ 2）鬧鐘模塊關(guān)鍵 代碼 entity alarm_set is port(rst,hz1:in std_logic。 alarm,ok:in std_logic。 sec_tune:in std_logic。 min_tune:in std_logic。 hour_tune:in std_logic。 sec,min:out integer range 0 to 59。 hour: out integer range 0 to 23)。 end alarm_set。 architecture behave of alarm_set is signal sec_temp,min_temp: integer range 0 to 59。 signal hour_temp:integer range 0 to 23。 begin tuning:process(rst,hz1,alarm,ok) begin if rst=39。139。 then sec_temp=0。min_temp=0。hour_temp=0。 elsif rising_edge(hz1) then if alarm=39。139。 and ok=39。039。 then 附錄 25 if sec_tune=39。139。 then if sec_temp=59 then sec_temp=0。 else sec_temp=sec_temp+1。 end if。 end if。 if min_tune=39。139。 then if min_temp=59 then min_temp=0。 else min_temp=min_temp+1。 end if。 end if。 if hour_tune=39。139。 then if hour_temp=23 then hour_temp=0。 else hour_temp=hour_temp+1。 end if。 end if。 else null。 end if。 end if。 end process tuning。 sec=sec_temp。 min=min_temp。 hour=hour_temp。 end behave。 （ 3）定時(shí)模塊關(guān)鍵代碼 entity stop_watch is port(rst,hz1:in std_logic。 stop:in std_logic。 ok:in std_logic。 sec_tune:in std_logic。 min_tune:in std_logic。 hour_tune:in std_logic。 stop_sec,stop_min:out integer range 0 to 59。 stop_hour:out integer range 0 to 23。 index:out std_logic。 disp:out std_logic)。 end stop_watch。 architecture behave of stop_watch is signal a_sec,a_min:integer range 0 to 59。 附 錄 26 signal a_hour: