【正文】 END。 BEGIN u1 : Shizhong PORT MAP (clk=CLK,md1=KEY1,md2=KEY2,clken=en, h1=h1,h2=h2,m1=m1,m2=m2,s1=s1,s2=s2)。 SIGNAL Tone :STD_LOGIC_VECTOR (10 DOWNTO 0)。 COMPONENT Speakera PORT ( clk : IN STD_LOGIC。 COMPONENT ToneTaba PORT ( Index : IN STD_LOGIC_VECTOR (3 DOWNTO 0) 。 END COMPONENT。 md1 : in std_logic。 KEY2 : IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 CLK8HZ : IN STD_LOGIC。 end behav。 else scan_code=11111111。)then scan_code=row amp。)then 附 錄 30 if(sig1=39。 end process。)then =sig_。event and clky=39。 end if。 for i in 3 downto 1 loop sig_(i)=sig_(i1)。139。 end process。 else sig1=’0’。139。)then if(counter=11)then sig1=39。event and clky=39。 signal tmp,sig1,sig2:std_logic。 scan_code:out std_logic_vector(7 downto 0))。 use 。 鍵掃描的基本方法是將列線逐一置成低電平，然后讀行線輸入端口，如果行線中有低電平出現(xiàn)，說明按鍵已經(jīng)確定，將行向量和列向量讀入鍵碼中即可。 圖 47 按鍵掃描模塊 CLKY 為輸入時鐘，該時鐘是分頻模塊分出的 4MHZ 的時鐘信號，之所以在這里采用頻率高的時鐘信號就是因為鍵掃描是一個快過程，不需要太慢的時鐘。 end if。 else counter=counter+39。139。139。039。 process(clk1) begin if(clk139。 signal tmp1,sig2:std_logic。 row:in std_logic_vector(3 downto 0)。 use 。模塊的實現(xiàn)方法是先判斷是否有按鍵按下，如有按鍵按下則延時一段時間，待抖動過去之后再讀行線狀態(tài)，如果仍有低電平行線，則確定有按鍵按下，然后產(chǎn)生一個有按鍵按下的信號。 stop_min=a_min。 end if。139。 else a_sec=a_sec1。 end if。039。139。139。 else a_hour=a_hour+1。 end if。139。 else a_sec=a_sec+1。039。039。139。 end stop_watch。 stop_sec,stop_min:out integer range 0 to 59。 ok:in std_logic。 hour=hour_temp。 end if。 end if。 if hour_tune=39。 then if min_temp=59 then min_temp=0。 end if。 then 附錄 25 if sec_tune=39。 elsif rising_edge(hz1) then if alarm=39。139。 end alarm_set。 min_tune:in std_logic。 end behave。039。 begin process(clk) begin if rising_edge(clk) then temp=temp+1。 參考文獻 23 附 錄 24 附錄 1 部分模塊代碼 （ 1）分頻器關鍵代碼 entity div22118400 is port(clk:in std_logic。 7. 呂思忠 ， 數(shù)子電路實驗與課程 設計 ， 哈爾濱工業(yè)大學出版社 ， 2020。為此，我向熱心幫助過我的所有老師和同學表示由衷的感謝 ! 特別感謝我的師姐 吳謙謙 對我的學習和生活所提供的大力支持和關心 !還要感謝一直關心幫助我成長的室友 鄧森 、 王蒙 ！ 在我即將完成學業(yè)之際，我深深地感謝我的家人給予我的全力支持！ 最后，衷心地感謝在百忙之中評閱論文和參加答辯的各位專家、教授 ! 展望與總結 21 參考文獻 22 參考文獻 1. 張竹生 .微分半動力系統(tǒng)的不變集 [D]:[博士學位論文 ].北京 :北京大學數(shù)學系 ,1983 2. 劉君，常明，秦娟，基于硬件描述語言（ VHDL）的數(shù)字時鐘設計，天津理工大學學報， 2020，第 23 卷 第 4 期， 4041 3. 廖日坤， CPLD/FPGA 嵌入式應用開發(fā)技術白金手冊，中國電力出版社， 2020，212218。設計的過程變的相對簡單，容易修改等優(yōu)點，相信隨著電子技術的發(fā)展，數(shù)字鐘 的功能會更加多樣化，滿足人們的各種需要。 研究展望 本設計中雖然有控制鍵對時鐘進行控制，但是用到的按鍵太多，在實際應用上存在不足?？偟膩碚f，通過這次的設計實驗更進一步地增強了實驗的動手能力，對數(shù)字鐘的工作原理也有了更加透徹的理解。并能根據(jù)仿真結果分析設計的存在的問題和缺陷，從而進行程序的調(diào)試和完善。在 QuartusⅡ開發(fā)環(huán)境中進行管腳鎖定，連接好數(shù)碼管驅(qū)動電路，然后將目標文件下載到器件中。仿真波形： 圖 當 A=0， B=0,C=1 時是對鬧鐘進行校 時 ，鬧鐘分個位和分十位會以六十進制循環(huán)增加，并且不對時進位 。 END SYN。 q_a : OUT STD_LOGIC_VECTOR (3 DOWNTO 0))。 lpm_hint : STRING。 address_aclr_a : STRING。 widthad_a : NATURAL。 END music。 USE 。 END。 WHEN OTHERS = NULL。 WHEN 1010 = Tone=11000000110 。 WHEN 0110 = Tone=10100001010 。 WHEN 0001 = Tone=01100000101 。 ARCHITECTURE one OF ToneTaba IS BEGIN PROCESS(Index,en) BEGIN IF en=39。 ENTITY ToneTaba IS PORT ( Index : IN STD_LOGIC_VECTOR (3 DOWNTO 0) 。 u1 : MUSIC PORT MAP(address=Counter , q=ToneIndex, inclock=clk)。139。 SIGNAL Counter : STD_LOGIC_VECTOR (7 DOWNTO 0)。 ARCHITECTURE one OF NoteTabs IS COMPONENT MUSIC 音符數(shù)據(jù) ROM PORT(address : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 USE 。 END PROCESS。 ELSE SpkS = 39。 IF Count2 = 39。 BEGIN IF FullSpkS39。 END IF。139。EVENT AND PreCLK = 39。 END IF。 ELSIF clk39。039。 END。 USE 。 end process disp。m2=setm2。s2=sec2。h2=hou2。 end process speaker。 else clken=39。event and clk=39。 end if。then if setm2=1001then setm2=0000。 end process setmin1。 then if setm1=0101and setm2=1001then setm1=0000。 end process sethour2。139。event and clk=39。 end if。event and clk=39。 end if。event and clk=39。 end if。139。end if。039。 elsif min2=1001and (md1=39。 分鐘個位 m220:process(clk,sec1,sec2,md1,md2) begin if clk39。 end if。 and md2=00)then min1=0000。139。 end if。039。 and md2=01) or (hou1=0010and hou2=0011) then hou2=0000。 then if (hou1=0010 and hou2=0011)and(min1=0101 and min2=1001) and (sec1=0101 and sec2=1001) then hou2=0000。 end process h110。039。 elsif hou1=0010and hou2=0011and md1=39。 選題背景 10 begin 小時十位 h110:process(clk,hou2,min1,min2,sec1,sec2,md1,md2) begin if clk39。 signal setm1:std_logic_vector(3 downto 0)。 signal min1:std_logic_vector(3 downto 0)。 h1,h2,m1,m2,s1,s2:out std_logic_vector(3 downto 0))。 entity shizhong is port( clk: in std_logic。當數(shù)字 鬧 鐘處于調(diào)整時間狀態(tài)時，被調(diào)的分或時會一秒一秒地增加；當數(shù)字鐘處于 鬧鐘 定時狀態(tài)時，可以設定小時和分；當計時到所設定的時刻時， speak 將會被賦予 梁祝音樂 信號用于驅(qū)動揚聲器，持續(xù) 1分鐘。 選題背景 8 當數(shù)字 鬧 鐘處于計時狀態(tài)時，秒計數(shù)器的進位輸出信號作為分鐘計數(shù)器的計數(shù)信號，分鐘計數(shù)器的進位輸出信號又作為小時計數(shù)器的計數(shù)信號時、分、秒的計時結果通過 4個數(shù)碼管來動態(tài)顯示。 鬧鐘寄存器：用于保存用戶設置的鬧鐘時間，是一個異步復位寄存器。 譯碼器：可將 KEYPAD 信號 轉(zhuǎn)換為 0~9的整形數(shù)，以直觀地表示和處理用戶輸入的數(shù)字。 當 TIMEBUTTON 為高電平時表示用戶按下 TIME 鍵 DISPLAY 實際上表示了 4 個 7 段數(shù)碼管，用于顯示時間 。 CPLD/FPGA 系統(tǒng)設計的工作流程如圖 22所示。這種輸入方式最后所能達到的工作速度和芯片利用率也是主要取決于綜合軟件。電路原理圖方式描述比較直觀和高效，對綜合軟件的要求不高。 。編程語言主要有VHDL 和 Verilog 兩種硬件描述語言；編程工具主要是兩大廠家 Altera 和 Xilinx的集成綜合 EDA 軟件（如 MAX+plusII、 QuartusII、 Foundation、 ISE）以及第三方工具（如 FPGA Express、 Modelsim、 Synposys SVS 等） 。 FPGA 基本結構 FPGA 一般由 3種可編程電路和一個用于存放編程數(shù)據(jù)的靜態(tài)存儲器 SRAM