【正文】 她幫我一起進(jìn)行系統(tǒng)調(diào)試，分析系統(tǒng)存在的問題，提出解決問題的方案，給我指點(diǎn)了不少技術(shù)上的迷津。 在畢業(yè)之前，我覺得應(yīng)該好好感謝教過我們的每一位老師，每位老師都有自己的教學(xué)方式與思維方式，他們對我們的影響是潛移默化的。 通過整個系統(tǒng)的軟硬件調(diào)試，我也明白一個道理：要調(diào)通一個基于 FPGA 的數(shù)字系統(tǒng)的軟件與硬件，其實(shí)是一件不容易的事情。 總結(jié) 經(jīng)過本次設(shè)計(jì)，我對基于 FPGA 的數(shù)字鎖相環(huán)系統(tǒng)軟件設(shè)計(jì)與硬件設(shè)計(jì)的認(rèn)識都有了進(jìn)一步的提升。糾其原因是，積分系數(shù)增大，會使系統(tǒng)對相位誤差的敏感度下降，導(dǎo)致系統(tǒng)在一定的相位誤差范圍內(nèi)一直對輸出的鎖相信號（ sig_pll）進(jìn)行頻率調(diào)節(jié)，使系統(tǒng)不夠穩(wěn)定。隨著輸入被鎖信號頻率（ signal）頻率較高時，輸出的鎖相信號頻率（ sig_pll）能雖說能跟上它的變化，但是跟蹤誤差會增大。隨著被鎖信號（ signal）頻率的升高，鎖相信號（ sig_pll）的頻率波動范圍會變大。 鎖相環(huán)系統(tǒng)的穩(wěn)定性分析 由于設(shè)計(jì)的鎖相環(huán)系統(tǒng)的鎖相范圍為 ~19KHz，為了分析鎖相環(huán)系統(tǒng)的穩(wěn)定性。本設(shè)計(jì)中取 Nmax＝ 10511， Nmin＝ 0。本設(shè)計(jì)中取 NPmax＝ 511， NPmin＝ 511。 比例參數(shù) PG 應(yīng)滿足 npd KMKPG k ???? ? ?12 積分參數(shù) IG 應(yīng)滿足 222 npd KMKIG k ?? ?? ? M 是反饋分頻倍數(shù)， K 是相位累加器的系數(shù)， pdK 是鑒相器的鑒相參數(shù)，鎖相系統(tǒng)的阻尼系數(shù)是 ? ，范圍為 [,5]，sigfK nn ?? ??2。 解決方法：經(jīng)各方面的考慮及驗(yàn)證，最終發(fā)現(xiàn)是由于該信號發(fā)用器輸出 方波時本來就非常的不穩(wěn)定，換臺信號發(fā)生器很好的解決了這個問題。 鎖相環(huán)系統(tǒng)硬件調(diào)試所遇到的問題及解決方法 問題一 ： JTAG 方式配置文件無法載入 DE2 開發(fā)板。板上集成了各種接口，如以太網(wǎng)接口、 PSW/2 接口、矩陣鍵盤接口、 1616? 點(diǎn)陣接口等。 解決方法：在進(jìn)行數(shù)字環(huán)路濾波器（ DLF）設(shè)計(jì)時，需考慮到比例控制參數(shù) NP 和積分控制參數(shù) NI 的限幅控制?？刂茀?shù) N 在很小的范圍內(nèi)對數(shù)控振蕩器（ DCO）進(jìn)行微調(diào)，但都不會影響鎖相環(huán)系統(tǒng)鎖定后的穩(wěn)定性。數(shù)控振蕩器（ DCO）在此參數(shù)的控制下得到可控分頻器的分頻倍數(shù)，進(jìn)而第一次輸出信號 sig_dco,經(jīng)過 M（ M＝ 37）倍分頻后得到鎖相信號（ sig_pll）反饋到鑒相器與輸入的鎖相信號（ signal）進(jìn)行鑒相。相位累加器通過控制對數(shù) N 不斷地對分頻倍數(shù)進(jìn)行調(diào)節(jié)進(jìn)而調(diào)節(jié)輸出信號的頻率。 數(shù)控振蕩器（ DCO）仿真工作波形圖如圖 47。 圖 46 數(shù)控振蕩器（ DCO）的原理圖 數(shù)控振蕩器（ DCO）的工作過程如下： 輸入到數(shù)控振蕩器（ DCO）的控制參數(shù) N 分為高位參數(shù) NH 和低位參數(shù)NL，高位參數(shù) NH 輸入可控分頻器使可控分頻器進(jìn)行 NH 倍分頻。 數(shù)控振蕩器（ DCO）的軟件設(shè)計(jì)與仿真 數(shù)控振蕩器（ DCO）要求采用相位累加器來實(shí)現(xiàn)。在 down 有效期間，分別對 clk 進(jìn)行比例 PG 倍分頻和積分 IG 倍分頻，得到比例增脈沖 clk_pg 和積分增脈沖 clk_ig。 （ 6）對（ 5）得到的積分增減計(jì)數(shù)脈沖，在 up 或 down 的低電平時間內(nèi)及積分限幅參數(shù) NImax 的控制下進(jìn)行積分增減計(jì)數(shù)，得到積分控制參數(shù) NI。 （ 2）對上述（ 1）輸出的增減脈沖進(jìn)行比例 PG 倍分頻，得到一組比例增減計(jì)數(shù)的脈沖 clk_pg，其計(jì)數(shù)的時間仍為（ 1）中增減脈沖寬度。 數(shù)字環(huán)路濾波器（ DLF）的軟件設(shè)計(jì)與仿真 數(shù)字環(huán)路濾波器（ DLF）要求采用比例積分算法實(shí)現(xiàn)。 鑒相邏輯真 值表如圖 42。 輸入的被鎖信號（ signal）和鎖相信號（ sig_pll）的上升沿檢測程序如下： signal_e = signal amp。 （ 2）根據(jù)（ 1）得到的信號 signal 和 signal_r，對輸入的被鎖信號（ signal）進(jìn)行上升沿判斷，得到用于表示被鎖信號（ signal）上升沿的信號 signal_e，其脈沖寬度為 clkT 。 （ 3）數(shù)控振蕩器（ DCO）采用相位累加器來實(shí)現(xiàn)。 )(s i n)()()()(0 tpFUtupFtu edd ??? 是誤差電壓信號經(jīng)環(huán)路濾波器濾波之后 加到壓控振蕩器上的控制電壓的瞬時值。 環(huán)路的動態(tài)方程 根據(jù)圖 34 鎖相環(huán)路相位模型，可以推導(dǎo)出鎖相環(huán)路的動態(tài)方程如下 ))()( 1 ttte ??? ???? )(s in)()(02 tppFUKt ed ?? ? 由上兩式得 )(s i n)())( 0 tpFUKtptp ede ??? ??? ? 令環(huán)路增益 dUKK 0? 式中 dU 是誤差電壓的最大值，它與 0K 的乘積值是壓控振蕩器的最大頻率偏移量 )(s i n)()()( 1 tpKFtptp ee ??? ?? 此式就可以表示鎖相環(huán)路。 環(huán)路相位模型 由以上環(huán)路部件的模型，得到整個 環(huán)路模型，如圖 34. 圖 34 鎖相環(huán)路的相位模型 通過上圖可知，此系統(tǒng)輸出相位反饋到輸入的相位誤差自動控制系統(tǒng)。由模型可看出，壓控振蕩器（ DCO）的積分因子為 p/1 ，它的形成是由于相位與角頻率的關(guān)系。當(dāng)頻率達(dá)到一定值時，分母接近零 ,則幅度趨于零，相位滯后接近于 ?? 。環(huán)路濾波器（ LF）的電路是線性的。 圖 31 鎖相環(huán)路的基本組成 鑒相器（ PD） 鑒相器是比較相位裝置，用來比較輸入被鎖信號的相位 )t??? 與反饋的鎖相信號的相位 )(t?? 之間相位，得到相位差 )(te? 。與線性系統(tǒng)的分析相比，非線性的鎖相環(huán)系統(tǒng)分析起來極其難。 （ 1）窄帶：鎖相環(huán)有兩個重要的特性：第一，它有很窄的帶寬；第二，它能自動調(diào)節(jié)頻率以達(dá)到跟跟蹤信號的頻率效果。因此，系統(tǒng)只工作在“導(dǎo)通”和“截止”兩種狀態(tài)，能很好的濾除外界不必要的干擾因素。相位誤差的脈沖信號經(jīng)過數(shù)字環(huán)路濾波 器（ DLF）濾波，得到用于控制數(shù)控振蕩器（ DCO）振蕩脈沖個數(shù)的控制脈沖信號，進(jìn)而進(jìn)而對數(shù)控振蕩器（ DCO）輸出信號的頻率進(jìn)行調(diào)節(jié)。之后，該誤差電壓經(jīng)過環(huán)路濾波器進(jìn)行濾波，環(huán)路濾波器輸出的電壓信號輸入壓控振蕩器（ VCO）控制壓控振蕩器的振蕩頻率，以 逐漸減小輸入的被鎖信號與壓控振蕩器（ VCO）輸出信號之間的相位誤差。但是通過實(shí)際的硬件下載調(diào)試，當(dāng)系統(tǒng)時鐘較高時，整個鎖相環(huán)系統(tǒng)會出現(xiàn)不穩(wěn)定的情況。 方案二：采用 VHDL 語言進(jìn)行開發(fā) 目前，高校教 學(xué)主要采用 VHDL，其語法比較嚴(yán)謹(jǐn)。 綜上，選擇方案二。當(dāng)計(jì)數(shù)加達(dá)到上行閾值時，輸出一個進(jìn)位脈沖，當(dāng)計(jì)數(shù)減達(dá)到下午閾值時，輸出一個借位脈沖。 方案二： 邊緣控制鑒相器實(shí)現(xiàn)鑒相 通過捕捉被鎖信號和鎖相信號的上升沿或是下降沿，進(jìn)而確定被鎖信號和鎖相信號的超前、滯后情況以及相位差的脈沖寬度。 （ 5）下載和硬件測試：把生成的配置文件下載到 FPGA 芯片進(jìn)行實(shí)際的程序結(jié)果驗(yàn)證。 （ 4） FPGA 內(nèi)部的嵌入式模塊。常用的有 JTAG 模式和 AS 模式。 對其硬件的了解應(yīng)注意以下 5點(diǎn) [2]： （ 1） FPGA 芯片工作電源和接入的要求。 國內(nèi)外相關(guān)研究狀況 現(xiàn)今，鎖相環(huán)技術(shù)的發(fā)展達(dá)到了一個新的層次。它有門限低的特性，對模擬信號和數(shù)字信號的解調(diào)質(zhì)量的改善起到了很大的作用。并將全數(shù)字化鎖相環(huán)路應(yīng)用到倍頻、信號同步時鐘提取以及同步載波提取等方面。此外，在模擬鎖相環(huán)中集成數(shù)字鑒相器也能使環(huán)路性能大大提高。至今，鎖相環(huán)路普遍應(yīng)用在調(diào)制解調(diào)信號、彩色電視機(jī)副載波信號提取、頻率合成等。到了 1947 年，鎖相環(huán)路才應(yīng)用到電視接收機(jī)信號的同步中去。 【關(guān)鍵詞】 全數(shù)字鎖相環(huán)（ ADPLL）， 比 例積分， FPGA ，環(huán)路濾波 The design of DPLL based on FPGA Abstract： The design is to design a secondorder digital phase locked loop, using theproportional integral algorithm instead of the traditional PLL loop filter and digitally controlled oscillator function of the phase accumulator. In practical engineering application of phaselocked loop, regardless of theirfunction and structure of the difference between the basic structure should consistsof three basic ponents (phase detector, loop filter and voltage / numerically controlled oscillator) .The main task of this design is to adopt the basic structure of the concrete realization of a new control and methods to design these three phaselocked loop implemented by the FPGA, used Quartua II and Modelsim SE as a software development environment, its flexibility, speed optimization and control of resources to better reflect. Design and debug this system, the need for late phaselocked loop data analysis .Recording and analyzing data including :Analysis of phaselocked loop system stability。在實(shí)際工程中所應(yīng)用的鎖相環(huán)無論其功能和結(jié)構(gòu)有何差別，其基本結(jié)構(gòu)應(yīng) 該都由三個基本部件（鑒相器、環(huán)路濾波器和壓 /數(shù)控振蕩器）構(gòu)成。 畢 業(yè) 設(shè) 計(jì)（論文） 中文題目 基于 FPGA的全數(shù)字鎖相環(huán)設(shè)計(jì) 英文題目 The design of DPLL based on FPGA 系 別： 年級專業(yè)： 姓 名： 學(xué) 號： 指導(dǎo)教師： 職 稱： 2020 年 5 月 15 日 畢業(yè)設(shè)計(jì)（論文）誠信聲明