【正文】 書 本人鄭重聲明：在畢業(yè)設(shè)計(jì)（論文）工作中嚴(yán)格遵守學(xué)校有關(guān)規(guī)定，恪守學(xué)術(shù)規(guī)范；我所提交的畢業(yè)設(shè)計(jì)（論文）是本人在 指導(dǎo)教師的指導(dǎo)下獨(dú)立研究、撰寫 的成果，設(shè)計(jì)（論文）中所引用他人的文字、研究成果，均已在設(shè)計(jì)（論文）中加以說明；在本人的畢業(yè)設(shè)計(jì)（論文）中未剽竊、抄襲他人的學(xué)術(shù)觀點(diǎn)、思想和成果，未篡改實(shí)驗(yàn)數(shù)據(jù)。本設(shè)計(jì)的主要任務(wù)就是沿用此基本結(jié)構(gòu)，在具體實(shí)現(xiàn)上采用了全新的控制和實(shí)現(xiàn)方法來設(shè)計(jì)這三大模塊。 analysis of the tracking error。從此，鎖相環(huán)路開始得到了應(yīng)用。 從六十年代開始，人們開始研究數(shù)字鎖相環(huán)路。 此后，出現(xiàn)了全數(shù)字化鎖相環(huán)路。 鎖相環(huán)路具有很多優(yōu)良的特性。鎖相環(huán)路的數(shù)字化，更易于集成化。隨著電子設(shè)計(jì)自動(dòng)化（ EDA）技術(shù)的發(fā)展，采用大量可編程器件，以硬件描述語言為設(shè)計(jì)工具來設(shè)計(jì)鎖相環(huán)，把整個(gè)鎖相環(huán)系統(tǒng)集成到芯片中，構(gòu)成片內(nèi)鎖相環(huán)。現(xiàn)今常用 FPGA 芯片所用的電平主要上有 和 的 TTL 電平。在 JTAG 模式下編程，配置文件是下載到的配置芯片中，斷電不保存。 （ 5）配置器件。 硬件描述語言 HDL 是 EDA 技術(shù)的重要組成部分，常見的 HDL 主要有VHDL、 Verilog HDL、 ABEL、 AHDL、 System Verilog 和 SystemC。 整個(gè)鑒相過程比較復(fù)雜，對(duì)時(shí)序的處理要求很好， 實(shí)現(xiàn)起來也不是很容易，但是能很好的避免了毛刺信號(hào)的產(chǎn)生，提高鑒相效率。進(jìn)位或借位脈沖控制數(shù)控振蕩器（ DCO）加或減一個(gè)時(shí)鐘脈沖進(jìn)行控制數(shù)控 振蕩器的輸出頻率。 數(shù)字振蕩器（ DCO）的程序設(shè)計(jì)的實(shí)現(xiàn)方案 為了提高輸出信號(hào)的頻率控制精度，減小鎖相環(huán)輸出信號(hào)的相位抖動(dòng)，選擇利用小數(shù)分頻方法實(shí)現(xiàn)的數(shù)字控制振蕩器。適合于比較抽象大型的系統(tǒng)建模。綜合鎖相環(huán)的頻率范圍和穩(wěn)定性系統(tǒng)最終選擇10M 的工 作時(shí)鐘，即方案三。 當(dāng)環(huán)路鎖定時(shí)，控制電壓把壓控振蕩器（ VCO）輸出信號(hào)的頻率的平均值調(diào)整到與輸入信號(hào)頻率的平均值完全一樣，而且保持固定的相位差。數(shù)控振蕩器（ DCO）輸出信號(hào)通過固定的分頻倍數(shù)反饋回?cái)?shù)字鑒相器（ DPD）與輸入被鎖信號(hào)進(jìn)行相位比較。系統(tǒng)的可靠性大大提升。很窄的帶寬可以濾除大量的干擾信號(hào)，提高整個(gè)鎖相系統(tǒng)的穩(wěn)定性。 鎖相環(huán)的工作原理與結(jié)構(gòu) 鎖相環(huán)能夠跟蹤相位，實(shí)現(xiàn)輸出鎖相信號(hào)與輸入被鎖信號(hào)的同步的原因，是因?yàn)樗歉鶕?jù)相位的變化的來調(diào)節(jié)頻率的負(fù)反饋控制系統(tǒng)。輸出的電壓誤差信號(hào) )(tud 是相位誤差 )(te? 的函數(shù)，即 )(tud ＝ f [ )(te? ] 正弦鑒相器如圖 32（ a）所示。時(shí)域上，可用一個(gè)傳輸因子 )(pF 來表示，其中 p 表示微分算子；傳遞函數(shù) )(sF 表示鎖相環(huán)，其中 ???jas( 復(fù)頻率是 ???jas( ；把 ??js 代入 )(sF 就能計(jì)算出其頻率響應(yīng) ??jF( ，其數(shù)學(xué)模型可表示為圖 33。 壓控振蕩器（ DCO） 壓控振蕩器（ DCO）是把輸入電壓轉(zhuǎn)換為頻率輸出的裝置，在鎖相環(huán)中作為被控振蕩器，它的振蕩頻率的變化輸入控制電壓 )(0tu 的變化而線性改變，有如下等值關(guān)系 [6] )()( 000 tuKtv ?? ?? 式中 )(tv? 表示壓控振蕩器瞬時(shí)角頻率； 0K 為增益系數(shù)，單位是 [rad/]。壓控振蕩器輸出的信號(hào)是相位信號(hào)，因此，壓控振蕩器（ DCO）固有此積分作用。輸入相位信號(hào) )(1t? 與反饋的輸出相位信號(hào) )(2t? 進(jìn)行相減，結(jié)果為誤差相位信號(hào))(te? ，誤差相位信號(hào) )(te? 經(jīng)過一定的函數(shù)關(guān)系產(chǎn)生誤差電壓信號(hào) )(tud ，誤差電壓信號(hào)經(jīng)過環(huán)路濾波器 )(pF 的濾波作用得到控制電壓 )(tuo ，控制電壓信號(hào)輸入到壓控振蕩器調(diào)節(jié)其振蕩頻率，達(dá)到使振蕩頻率與輸入信號(hào)頻率 )(ti? 相等的作用。環(huán)路瞬時(shí)頻差表示為 )(tpe? 。 )(s i n)()(s i n)()()( 0002 tpKFtpFUKtuKtp eed ??? ??? 是控制電壓 )(tuo 加至壓控振蕩器所引起振蕩頻率 )(tv? 相對(duì)于自由振蕩頻率 0?的頻差。 數(shù)字鑒相器 （ DPD）的軟件設(shè)計(jì)及仿真 數(shù)字鑒相器（ DPD）采用邊緣檢測(cè)的方法 [7]，對(duì)輸入的被鎖信號(hào)（ signal）和鎖相信號(hào)（ sig_pll）檢測(cè)其上升沿或下降沿，以確定相位的超前滯后情況以及相位差的寬度。 根據(jù)（ 1）得到的信號(hào) sig_pll 和 sig_pll_r，對(duì)輸入的鎖相信號(hào)（ sig_pll_r）進(jìn)行上升沿判斷，得到用于表示鎖相信號(hào)（ sig_pll）上升沿的信號(hào)sig_pll_e，其脈沖寬度為 clkT 。 (~signal_r) 若 signal_e 的值為真，則檢測(cè)到被鎖信號(hào)（ signal）的上升沿。 圖 42 鑒相邏輯真值表 邊緣檢測(cè)鑒相信號(hào)的仿真波形圖如圖 43。由數(shù)字鑒相器（ DPD）輸出的相位誤差 up 和 down 輸入到數(shù)字環(huán)路濾波器（ DLF）進(jìn)行比例積分運(yùn)算，從而濾除高頻雜波的影響。 （ 3）對(duì)（ 2）得到的比例增減計(jì)數(shù)脈沖，在 up 或 down 的低電平時(shí)間內(nèi) 及比例限幅參數(shù) NPmax 的控制下進(jìn)行比例增減計(jì)數(shù)，得到參數(shù) NP_r。 （ 7）在 up 或 down 的上升沿時(shí)，把積分控制參數(shù) NP 和積分控制參數(shù) NI相加，得到控制參數(shù) N，用于控制數(shù)控振蕩器的振蕩。比例參數(shù) NP_r 在 down 的 下降沿進(jìn)行清零，然后在比例增脈沖clk_pg 下進(jìn)行增計(jì)數(shù)，在 down 的上升沿鎖存 NP_r，得到比例控制參數(shù) NP。數(shù)控振蕩器（ DCO）對(duì)系統(tǒng)時(shí)鐘 clk 進(jìn)行分頻，輸出的信號(hào)經(jīng) M 倍分頻反饋到鑒相器與被鎖信號(hào)進(jìn)行鑒相。低位參數(shù) NL輸入到 K 位相位累加器進(jìn)行相加，本設(shè)計(jì)中 K＝ 5。 圖 47 數(shù)控振蕩器（ DCO）仿真工作波形圖 分析波形圖可知 輸入的控制參數(shù) N＝ 0589H，得高位參數(shù) NH=02CH，低位參數(shù) NL=09H。使輸出的鎖相信號(hào)（ signal）和被鎖信號(hào)（ sig_pll）的頻率一致，保持固定的相位差，達(dá)到鎖定狀態(tài)。 由圖，初次鑒相的相位誤差較大。 鎖相環(huán)系統(tǒng)軟件設(shè)計(jì)中遇到的問題及解決方法 問題一：進(jìn)行數(shù)字鑒相器（ DPD）設(shè)計(jì)時(shí)，得到的相位誤差信號(hào)不穩(wěn)定，會(huì)出現(xiàn)一些毛 刺信號(hào)，影響系統(tǒng)的穩(wěn)定性。如需加大鎖相環(huán)系統(tǒng)鎖定信號(hào)的頻率上限，需加大積分限幅參數(shù) NImin 的值；如需減小鎖相環(huán)系統(tǒng)鎖定信號(hào)的頻率下限，需加大比例限幅參數(shù) NPmax 的值 。 鎖相環(huán)系統(tǒng)的載入 DE2 開發(fā)析調(diào)試 利用 Quarus II 軟件自帶的邏輯分析儀，分析數(shù)字鎖相環(huán)系統(tǒng)所使用的幾個(gè) IO 口上的信號(hào)變化情況。 解決方法：將 DE2 開發(fā)板上的下載模式選擇鍵撥到 JTAG 檔。 第六章 鎖相環(huán)系統(tǒng)相關(guān)參數(shù)的分析確定及數(shù)據(jù)的測(cè)試分析 鎖相環(huán)系統(tǒng)相關(guān)參數(shù)的分析確定 整個(gè)數(shù)字鎖相環(huán)系統(tǒng)的設(shè)計(jì)，需要確定的參數(shù)有比例參數(shù) PG、積分參數(shù)IG、反饋分頻倍數(shù) M、比例計(jì)數(shù)限幅參數(shù) NPmax 和 NPmin、積分計(jì)數(shù)限幅參數(shù)NImax 和 NImin、 K 位相位累加器的系數(shù) K。由以上幾個(gè)變量可以確定 PG、IG 的取值范圍。 積分計(jì)數(shù)限幅參數(shù)只需滿足 m i n2)~1(ImsigkfM faxN clk???? m a x2)1~(ImsigkfM finN clk???? 就可。 數(shù)字鎖相環(huán)系統(tǒng)數(shù)據(jù)的測(cè)試分析 在第五章設(shè)定的參數(shù)下，得到此 鎖相環(huán)系統(tǒng)鎖相范圍為 ~19KHz。輸入的被鎖信號(hào)頻率（ signal）在 ~19KHz 的范圍內(nèi)選取一定的頻率值。繼續(xù)增加被鎖信號(hào)（ signal）的頻率，鎖相信號(hào)（ sig_pll）的頻率波動(dòng)會(huì)越來越大，以致不能跟上被鎖信號(hào)（ signal）的頻率，環(huán)路會(huì)出現(xiàn)失鎖的狀況。一直加大輸入的被鎖信號(hào)頻率（ signal），會(huì)出現(xiàn)失鎖的狀況。 當(dāng)比例系數(shù) PG＝ 3,積分系統(tǒng) IG＝ 15 時(shí)，測(cè)得數(shù)據(jù)分析系統(tǒng)穩(wěn)定性和鎖相速度如表 66； 表 66 當(dāng) PG=3,IG=15 時(shí)，系統(tǒng)穩(wěn)定性和鎖相速度分析 系統(tǒng)鎖定時(shí) T 時(shí)間內(nèi) sig_pll 波動(dòng)情況（ kHz） 頻率 波動(dòng)率 鎖相 速度 singal（ kHz） sig_pll（ kHz） 最大值 最小值 % % % % % % 當(dāng)比例系數(shù) PG＝ 5,積分系統(tǒng) IG＝ 15 時(shí)，測(cè)得數(shù)據(jù)分析系統(tǒng)穩(wěn)定性和鎖相速度如表 67； 表 67 當(dāng) PG=5,IG=15 時(shí)，系統(tǒng)穩(wěn)定性和鎖相速度分析 系統(tǒng)鎖定時(shí) T 時(shí)間內(nèi) sig_pll 波動(dòng)情況（ kHz） 頻率 波動(dòng)率 鎖相 速度 singal（ kHz） sig_pll（ kHz） 最大值 最小值 % % % % % % 當(dāng)比例系數(shù) PG＝ 7,積分系統(tǒng) IG＝ 15 時(shí)，測(cè)得數(shù)據(jù)分析系統(tǒng)穩(wěn)定性和鎖相速度如表 68； 表 68 當(dāng) PG=7,IG=15 時(shí)，系統(tǒng)穩(wěn)定性和鎖相速度分析 系統(tǒng)鎖定 時(shí) T 時(shí)間內(nèi) sig_pll 波動(dòng)情況（ kHz） 頻率 波動(dòng)率 鎖相 速度 singal（ kHz） sig_pll（ kHz） 最大值 最小值 % % % % % % 由表 66,表 66,表 68 得到的測(cè)試數(shù)據(jù)分析比較可知：當(dāng)固定積分系數(shù)IG＝ 15,使比例系數(shù) PG 的值增大（從 3 到 7），當(dāng)輸入的被鎖信號(hào)頻率（ signal）較小時(shí)（小于 7kHz），輸出的鎖相信號(hào)（ sig_pll）頻率不會(huì)產(chǎn)生明顯的波動(dòng)，對(duì)系統(tǒng)影響不大。基于 FPGA 的數(shù)字電路設(shè)計(jì)并非純粹的軟件設(shè)計(jì)，其有自身的特殊性，與硬件的關(guān)聯(lián)性比較大。不僅要具備一定的技術(shù)功底，同時(shí)也要有一定的耐心與細(xì)心 。所以，我要感謝每一位教過我們的老師。 在劉老師的幫助下，我終于順利完成了我的畢業(yè)設(shè)計(jì)。在我 進(jìn)行系統(tǒng)調(diào)試時(shí)，劉老師給了很大的幫助。不管自己以后是否從事電子這一行，我覺得畢設(shè)期間對(duì)我的鍛煉還是蠻大的。在做軟件調(diào)試時(shí)，若出現(xiàn)問題，不僅要進(jìn)行軟件查錯(cuò)，同時(shí)也要進(jìn)行硬件查錯(cuò)。糾其原因是，當(dāng)比例系數(shù)較小時(shí)，比例計(jì)數(shù)會(huì)非常的敏感，導(dǎo)致系統(tǒng)一直 處在振蕩狀態(tài)。但當(dāng)輸入的被鎖信號(hào) （ signal）頻率較高時(shí)（大于 7kHz），增加系統(tǒng)的積分系數(shù)