【導(dǎo)讀】本設(shè)計（論文）和資料若有不實之處，本人愿承擔(dān)一切相關(guān)責(zé)任。統(tǒng)鎖相環(huán)路系統(tǒng)中的環(huán)路濾波，并使用相位累加器實現(xiàn)數(shù)控振蕩器的功能。該鎖相環(huán)由FPGA實現(xiàn)，采用QuartuaII和ModelsimSE作為軟件開發(fā)環(huán)境，其靈活性、速度優(yōu)化和資源控制都能夠更好的體現(xiàn)。設(shè)計調(diào)試好此系統(tǒng)后，需進。行后期的鎖相環(huán)數(shù)據(jù)分析，記錄分析的數(shù)據(jù)主要包括：分析鎖相環(huán)系統(tǒng)的穩(wěn)定性；分析系統(tǒng)的跟蹤誤差；通過調(diào)節(jié)比例和積分系數(shù)以調(diào)節(jié)系統(tǒng)穩(wěn)定性和鎖相速度，

　　

【正文】 示鎖相環(huán)系統(tǒng)輸出鎖相信號（ sig_pll）。 鎖相環(huán)系統(tǒng)的穩(wěn)定性分析 由于設(shè)計的鎖相環(huán)系統(tǒng)的鎖相范圍為 ~19KHz，為了分析鎖相環(huán)系統(tǒng)的穩(wěn)定性。輸入的被鎖信號頻率（ signal）在 ~19KHz 的范圍內(nèi)選取一定的頻率值。以觀察鎖相環(huán)運行起來后，輸出的鎖相信號頻率（ sig_pll）會不會跳動，是否能夠 穩(wěn)定，在一定的時間內(nèi)變化浮動多大。 圖 61 signal= 圖 62 signal=2kHz 圖 63 signal=5kHz 圖 64 signal=12kHz 圖 65 signal=15kHz 圖 66 signal=19kHz 測定鎖相環(huán)鎖定時的信號情況及 T 時間內(nèi)鎖相信號（ sig_pll）的波動情況數(shù)據(jù)表格 61 如下： 表 61 鎖相環(huán)系統(tǒng)穩(wěn)定性數(shù)據(jù)分析表格 系統(tǒng)鎖定時 T時間內(nèi) sig_pll 波動情況 （ kHz） 頻率 波動率 signal（ kHz） sig_pll（ kHz） 最大 值 最小值 % % % % % % % % % % % % % % % 由上表可知，所設(shè)計的數(shù)字鎖相環(huán)系統(tǒng)鎖定后，輸出的鎖相頻率（ sig_pll）跟蹤上了鎖相信號（ signal）頻率的變化，而且波動范圍很好。隨著被鎖信號（ signal）頻率的升高，鎖相信號（ sig_pll）的頻率波動范圍會變大。繼續(xù)增加被鎖信號（ signal）的頻率，鎖相信號（ sig_pll）的頻率波動會越來越大，以致不能跟上被鎖信號（ signal）的頻率，環(huán)路會出現(xiàn)失鎖的狀況。 鎖相環(huán)系統(tǒng)跟蹤誤差的分析 跟蹤誤差就是 你原來輸入 的頻率是多少，按照設(shè)計理論輸出的頻率應(yīng)該是多少，而實際輸出的頻率是多少，實際輸出跟理論輸出之間的差距就是誤差 。測試數(shù)據(jù)表格如表 62： 表 62 鎖相系統(tǒng)跟蹤誤差的數(shù)據(jù)測試與分析 輸入被鎖信號（ signal） 頻率 （ kHz） 輸出鎖相信號 （ sig_pll） 頻率 （ kHz） 絕對誤差 （ kHz） 誤差率 理論 實際 0 0 % % % % % % % % % % % % % % % % % 由上表可知，當(dāng)輸入被鎖信號頻率（ signal）頻率較低時，輸出的鎖相信號頻率（ sig_pll）能很好的跟上它的變化，其跟蹤誤差也較小，基本上可以忽略。隨著輸入被鎖信號頻率（ signal）頻率較高時，輸出的鎖相信號頻率（ sig_pll）能雖說能跟上它的變化，但是跟蹤誤差會增大。一直加大輸入的被鎖信號頻率（ signal），會出現(xiàn)失鎖的狀況。 調(diào)節(jié)比例積分系數(shù)來分析系統(tǒng)的穩(wěn)定性和鎖相速度 當(dāng)比例系數(shù) PG＝ 5,積分系統(tǒng) IG＝ 10 時，測得數(shù)據(jù)分析系統(tǒng) 穩(wěn)定性和鎖相速度如表 63； 表 63 當(dāng) PG=5,IG=10 時，系統(tǒng)穩(wěn)定性和鎖相速度分析 系統(tǒng)鎖定時 T 時間內(nèi) sig_pll 波動情況（ kHz） 頻率 波動率 鎖相 速度 singal（ kHz） sig_pll（ kHz） 最大值 最小值 % % % % % % 當(dāng)比例系數(shù) PG＝ 5,積分系統(tǒng) IG＝ 15 時，測得數(shù)據(jù)分析系統(tǒng)穩(wěn)定性和鎖相速度如表 64； 表 64 當(dāng) PG=5,IG=15 時，系統(tǒng)穩(wěn)定性和鎖相速度分析 系統(tǒng)鎖定時 T 時間內(nèi) sig_pll 波動情況（ kHz） 頻率 波動率 鎖相 速度 singal（ kHz） sig_pll（ kHz） 最大值 最小值 % % % % % % 當(dāng)比例系數(shù) PG＝ 5,積分系統(tǒng) IG＝ 20 時，測得數(shù)據(jù)分析系統(tǒng)穩(wěn)定性和鎖相速度如表 65； 表 65 當(dāng) PG=5,IG=20 時，系統(tǒng)穩(wěn)定性和鎖相速度分析 系統(tǒng)鎖定時 T 時間內(nèi) sig_pll 波動情況（ kHz） 頻率 波動率 鎖相 速度 singal（ kHz） sig_pll（ kHz） 最大值 最小值 % % % % % % 由表 63,表 64,表 65 得到的測試數(shù)據(jù)比較分析可知：當(dāng)輸入的被鎖信號頻率（ signal）比較?。ㄐ∮?7kHz）時，比例系數(shù) PG 固定為 5,增大鎖相環(huán)系統(tǒng)的積分系數(shù) IG（由 10 到 20），對鎖相信號（ sig_pll）的波動不會造成太大的影響，可忽略。但當(dāng)輸入的被鎖信號 （ signal）頻率較高時（大于 7kHz），增加系統(tǒng)的積分系數(shù)，會使輸出鎖相信號（ sig_pll）的頻率波動率變大，既影響系統(tǒng)的穩(wěn)定性。糾其原因是，積分系數(shù)增大，會使系統(tǒng)對相位誤差的敏感度下降，導(dǎo)致系統(tǒng)在一定的相位誤差范圍內(nèi)一直對輸出的鎖相信號（ sig_pll）進行頻率調(diào)節(jié)，使系統(tǒng)不夠穩(wěn)定。 當(dāng)比例系數(shù) PG＝ 3,積分系統(tǒng) IG＝ 15 時，測得數(shù)據(jù)分析系統(tǒng)穩(wěn)定性和鎖相速度如表 66； 表 66 當(dāng) PG=3,IG=15 時，系統(tǒng)穩(wěn)定性和鎖相速度分析 系統(tǒng)鎖定時 T 時間內(nèi) sig_pll 波動情況（ kHz） 頻率 波動率 鎖相 速度 singal（ kHz） sig_pll（ kHz） 最大值 最小值 % % % % % % 當(dāng)比例系數(shù) PG＝ 5,積分系統(tǒng) IG＝ 15 時，測得數(shù)據(jù)分析系統(tǒng)穩(wěn)定性和鎖相速度如表 67； 表 67 當(dāng) PG=5,IG=15 時，系統(tǒng)穩(wěn)定性和鎖相速度分析 系統(tǒng)鎖定時 T 時間內(nèi) sig_pll 波動情況（ kHz） 頻率 波動率 鎖相 速度 singal（ kHz） sig_pll（ kHz） 最大值 最小值 % % % % % % 當(dāng)比例系數(shù) PG＝ 7,積分系統(tǒng) IG＝ 15 時，測得數(shù)據(jù)分析系統(tǒng)穩(wěn)定性和鎖相速度如表 68； 表 68 當(dāng) PG=7,IG=15 時，系統(tǒng)穩(wěn)定性和鎖相速度分析 系統(tǒng)鎖定 時 T 時間內(nèi) sig_pll 波動情況（ kHz） 頻率 波動率 鎖相 速度 singal（ kHz） sig_pll（ kHz） 最大值 最小值 % % % % % % 由表 66,表 66,表 68 得到的測試數(shù)據(jù)分析比較可知：當(dāng)固定積分系數(shù)IG＝ 15,使比例系數(shù) PG 的值增大（從 3 到 7），當(dāng)輸入的被鎖信號頻率（ signal）較小時（小于 7kHz），輸出的鎖相信號（ sig_pll）頻率不會產(chǎn)生明顯的波動，對系統(tǒng)影響不大。當(dāng)輸入的被鎖信號頻率（ signal）較大時，隨著比例系數(shù) PG 的增大，系統(tǒng)的波動率會減小，系統(tǒng)的穩(wěn)定性增強。糾其原因是，當(dāng)比例系數(shù)較小時，比例計數(shù)會非常的敏感，導(dǎo)致系統(tǒng)一直 處在振蕩狀態(tài)。 總結(jié) 經(jīng)過本次設(shè)計，我對基于 FPGA 的數(shù)字鎖相環(huán)系統(tǒng)軟件設(shè)計與硬件設(shè)計的認識都有了進一步的提升?；?FPGA 的數(shù)字電路設(shè)計并非純粹的軟件設(shè)計，其有自身的特殊性，與硬件的關(guān)聯(lián)性比較大。所以。在做軟件調(diào)試時，若出現(xiàn)問題，不僅要進行軟件查錯，同時也要進行硬件查錯。 通過整個系統(tǒng)的軟硬件調(diào)試，我也明白一個道理：要調(diào)通一個基于 FPGA 的數(shù)字系統(tǒng)的軟件與硬件，其實是一件不容易的事情。不僅要具備一定的技術(shù)功底，同時也要有一定的耐心與細心 。 致謝 畢業(yè)設(shè)計做完，也即將畢業(yè)了，覺得自己的專業(yè)技能得到了進一步的提升，分析問題與解決問題的能力也得到了進一步的加強。不管自己以后是否從事電子這一行，我覺得畢設(shè)期間對我的鍛煉還是蠻大的。 在畢業(yè)之前，我覺得應(yīng)該好好感謝教過我們的每一位老師，每位老師都有自己的教學(xué)方式與思維方式，他們對我們的影響是潛移默化的。所以，我要感謝每一位教過我們的老師。 當(dāng)然，在這里，我要特別感謝的是我的畢設(shè)指導(dǎo)老師 —— ***。在我 進行系統(tǒng)調(diào)試時，劉老師給了很大的幫助。她幫我一起進行系統(tǒng)調(diào)試，分析系統(tǒng)存在的問題，提出解決問題的方案，給我指點了不少技術(shù)上的迷津。 在劉老師的幫助下，我終于順利完成了我的畢業(yè)設(shè)計。 在這里，我想真誠的說一句： 劉老師，謝謝您！ 參考文獻 [1]胡華春，石玉 .數(shù)字鎖相環(huán)路原理與應(yīng)用 [M/CD].上?？茖W(xué)技術(shù)出版社 .1990. [2]潘松，黃繼業(yè) .EDA 技術(shù)與 VHDL[M/CD].清華大學(xué)出版社 .2020. [3]趙楊 .基于 FPGA的全數(shù)字鎖相環(huán) 設(shè)計研究 [J].光電技術(shù)應(yīng)用， 2020 年第 6 期 . [4]龐浩，王贊基，陳建業(yè) . 一種數(shù)字鎖相方法 [P]. 中國發(fā)明專利 . ,2020921， 2020 年授權(quán) . [5]魏選平 .鎖相環(huán)工作原理及仿真分析 [J].電子測試， 2020 年第 6 期 . [6]張厥盛，鄭繼禹，萬心平 .鎖相技術(shù) [M/CD].西安電子科技大學(xué)出版社 .1994. [7]龐浩，王贊基 .一種狀態(tài)轉(zhuǎn)移時序邏輯的信號鑒相方法 [P].中國發(fā)明專利,202097,2020 年授權(quán) . [8]龐浩，王贊基 .一種基于 FPGA 實現(xiàn)的全數(shù)字鎖相環(huán) [J].電子技術(shù)應(yīng)用， 2020 年第 5 期 .