【正文】 同時(shí)，通過(guò)盡自己最大可能設(shè)計(jì)出一款功能比較完備的電子時(shí)鐘，從而達(dá)到了鞏固基礎(chǔ)、提升能力的目的。3．重新學(xué)習(xí)了VHDL語(yǔ)言，這使得我對(duì)VHDL語(yǔ)言的優(yōu)點(diǎn)領(lǐng)會(huì)的更加深刻，而且也使得自己能夠比較熟練地使用Quartus II對(duì)VHDL程序進(jìn)行仿真。通過(guò)此次設(shè)計(jì)，達(dá)到了以下目的?！敖Y(jié)論”以前的所有正文內(nèi)容都要編寫在此行之前。本章主要對(duì)電子鐘從整體上進(jìn)行設(shè)計(jì)分析，根據(jù)總體框圖和設(shè)計(jì)流程，把各個(gè)功能模塊整合，從而把各功能模塊整合成為一個(gè)整體。高速發(fā)展的FPGA不但包括了單片機(jī)的所有能力，并兼有串、并行的應(yīng)用雖還不平衡，但隨著集成技術(shù)的飛躍發(fā)展，今后的電子系統(tǒng)設(shè)計(jì)，不工作方式和高速、高可靠性及寬口徑適用性等多方面的特點(diǎn)。特別是用于高速采樣系統(tǒng)，單片機(jī)往往無(wú)法勝任。并且，編程還與硬件連接的方式有關(guān)。同時(shí)，VHDL是一種行為描述語(yǔ)言，它可以不了解系統(tǒng)的硬件結(jié)構(gòu)而編程，遠(yuǎn)離硬件，打破了軟硬件之間的屏障，可做到幾分鐘設(shè)計(jì)出一個(gè)芯片，使學(xué)習(xí)和設(shè)計(jì)的效率大大提高。在此僅以能夠直觀的展示數(shù)字電子鐘的計(jì)時(shí)效果為目的。電子鐘計(jì)時(shí)演示如圖413所示。圖412 正常計(jì)時(shí)仿真圖 從仿真圖可以看出，clk置為1時(shí)，即當(dāng)外部信號(hào)源發(fā)生器送出頻率為1Hz的時(shí)鐘信號(hào)，并輸入計(jì)數(shù)電路時(shí)，時(shí)、分、秒所對(duì)應(yīng)的數(shù)字多路掃描電源激活輸出線開始輸出信號(hào)，由于不需要同時(shí)點(diǎn)亮6個(gè)數(shù)碼管，因此可以根據(jù)視覺暫留原理，使每一個(gè)數(shù)字在1秒內(nèi)至少亮32次。圖411 定時(shí)仿真圖由仿真圖可以看出，alarm及l(fā)ed_stop 置為1時(shí)，即為開啟定時(shí)狀態(tài)。1．Reset：系統(tǒng)內(nèi)部重置信號(hào)；2．Clock：由外接信號(hào)發(fā)生器提供1Hz的系統(tǒng)時(shí)鐘信號(hào)；3．Alarm：鬧鐘設(shè)定按鍵信號(hào)；4．Stop：定時(shí)器設(shè)定動(dòng)作按鍵；5．Ok：任何設(shè)定動(dòng)作的確定鍵；6．Sec_tune：秒數(shù)調(diào)整的按鍵信號(hào)；7．Min_tune：分?jǐn)?shù)調(diào)整的按鍵信號(hào)；8．Hour_tune：時(shí)數(shù)調(diào)整的按鍵信號(hào)；此外，定義了下列系統(tǒng)輸出信號(hào)。圖49a 七段碼轉(zhuǎn)換程序仿真圖圖49b 七段碼轉(zhuǎn)換程序仿真圖由仿真圖可以看出，輸入為二進(jìn)制的BCD碼。仿真圖如圖428所示。當(dāng)個(gè)位(one)計(jì)數(shù)到9時(shí)，十位(ten)開始計(jì)時(shí)。當(dāng)ok=1時(shí)，則停止設(shè)定，顯示時(shí)間為所設(shè)定的計(jì)時(shí)起始時(shí)間，并開始計(jì)時(shí)，直到計(jì)時(shí)器顯示00：00：00為止，仿真圖如圖46所示。以1Hz的顯示速率來(lái)調(diào)整時(shí)分秒的顯示，足以滿足視覺要求。當(dāng)持續(xù)按住調(diào)秒鍵sec_tune時(shí)，秒針將從0持續(xù)增到59后，再返回0，任何時(shí)刻松開按鍵即顯示當(dāng)時(shí)的值。圖44 24進(jìn)制計(jì)數(shù)器的仿真圖由仿真圖可以看到，當(dāng)計(jì)數(shù)器計(jì)到23個(gè)脈沖時(shí)，在第24個(gè)脈沖的上升沿full會(huì)出現(xiàn)溢出，即進(jìn)位信號(hào)。當(dāng)計(jì)數(shù)器計(jì)到59個(gè)脈沖時(shí)，在第60個(gè)脈沖的上升沿full會(huì)出現(xiàn)溢出，即進(jìn)位信號(hào)。圖 42 1024分頻的仿真圖由仿真圖可以看出：信號(hào)1Hz是clk除以1024所得的對(duì)稱脈沖信號(hào)，符合計(jì)時(shí)要求。由于取得的信號(hào)不論是時(shí)、分、秒，均以十進(jìn)制表示，它們都將是兩位數(shù)。2．當(dāng)作為計(jì)數(shù)脈沖時(shí)，秒計(jì)數(shù)至60瞬間，進(jìn)位至計(jì)數(shù)60的分頻計(jì)分電路加1，而計(jì)秒電路即清除為零，重新再計(jì)秒。電子鐘的設(shè)計(jì)包括：電子鐘的七段顯示器設(shè)計(jì)，電子鐘時(shí)間計(jì)數(shù)和顯示電路設(shè)計(jì)電子鐘輔助功能設(shè)計(jì)（時(shí)間設(shè)定、調(diào)整等）。由于數(shù)字鐘是由這幾個(gè)功能模塊組合而成。模塊如圖37所示，其中a[3…0]為輸入BCD碼，y[6…0]為輸出7段顯示碼。校時(shí)模塊如圖38所示。 END behav。END IF。IF Q0=3 and Q1=2 THEN COUT=39。ELSE Q0:=Q0+1。elsif Q0=9 THEN Q0:=(OTHERS=39。)。 THENIF EN=39。)。039。ARCHITECTURE behav OF CNT24 ISBEGIN PROCESS(CLK,RST,EN) VARIABLE Q0,Q1:STD_LOGIC_VECTOR(3 DOWNTO 0)。 CQ2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。LIBRARY IEEE。當(dāng)計(jì)數(shù)為23：59：59時(shí)，自動(dòng)清零，重新開始計(jì)數(shù)。END PROCESS。039。END IF。 Q1:=Q1+1。)。039。139。039。 THEN Q0:=(OTHERS=39。END CNT60。ENTITY CNT60 IS PORT(CLK,RST,EN:IN STD_LOGIC。圖35 六十進(jìn)制計(jì)數(shù)器電路圖六十進(jìn)制計(jì)數(shù)器程序如下。在該計(jì)數(shù)模塊中，上述描述的分頻模塊分出的1Hz的時(shí)鐘信號(hào)作為該模塊的輸入，其進(jìn)位作為分鐘計(jì)數(shù)器的時(shí)鐘信號(hào)。 end if。 if count=63 then f1hz=39。from system clock(1024Hz) f1hz: out std_logic)。Use 。由于輸入時(shí)鐘信號(hào)為1024Hz，我們需要把它通過(guò)分頻得到1Hz即周期為1s的秒脈沖時(shí)鐘信號(hào)，模塊圖如圖33所表示。對(duì)在靜態(tài)編譯中不能完全處理的問(wèn)題，采用部分匹配的方法，而對(duì)于全部的匹配因?yàn)閰?shù)變化種類太多，缺少足夠信息而采取信息下傳，在動(dòng)態(tài)模擬調(diào)試時(shí)匹配。3．預(yù)定義屬性的不明確性。4．VHDL具有類屬描述語(yǔ)句和子程序調(diào)用等功能，對(duì)于已完成的設(shè)計(jì)源程序，可以通過(guò)修改類屬參數(shù)表和函數(shù)的方法來(lái)改變?cè)O(shè)計(jì)的規(guī)模和結(jié)構(gòu)。VHDL支持系統(tǒng)級(jí)描述，這是它由于其他硬件描述語(yǔ)言的突出優(yōu)點(diǎn)。VHDL的主要優(yōu)點(diǎn)有：1．VHDL支持自頂至下的和基于庫(kù)的設(shè)計(jì)方法，而且支持同步電路、異步電路、FPGA以及其他隨機(jī)電路的設(shè)計(jì)。之后，各EDA公司研究的硬件電路設(shè)計(jì)工具逐漸向VHDL靠攏，VHDL在電子設(shè)計(jì)領(lǐng)域得到了廣泛的接受，1993年，IEEE對(duì)VHDL進(jìn)行了修訂，公布了新版本的VHDL。其中，SILICON COMPILER公司及GATEWAY公司的Verilog以C語(yǔ)言為基礎(chǔ)。因?yàn)镕PGA具有掉電信息丟失的性質(zhì)，因此可以在驗(yàn)證初期使用電纜直接下載位流。靜態(tài)時(shí)序分析器可以用來(lái)檢查設(shè)計(jì)的邏輯和時(shí)序，以便計(jì)算各通路性能，識(shí)別可靠的蹤跡，檢測(cè)建立和保持時(shí)間的配合。引起支持增量設(shè)計(jì)，可以對(duì)其重復(fù)多次布線，且每次布線可利用上一次布線信息，以使布線更優(yōu)或達(dá)到設(shè)計(jì)目標(biāo)。(3) 布局與布線。方針是指使用設(shè)計(jì)軟件包對(duì)已經(jīng)實(shí)現(xiàn)的設(shè)計(jì)進(jìn)行完整測(cè)試，模擬實(shí)際物理環(huán)境下的工作情況，前仿真是指僅對(duì)邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足設(shè)計(jì)的要求，仿真過(guò)程沒有加入時(shí)序信息，不涉及具體器件的硬件特性，如延時(shí)特性；而在布局布線后，提取有關(guān)的器件延時(shí)、連線延時(shí)等時(shí)序參數(shù)，并在此基礎(chǔ)上進(jìn)行的仿真稱為后仿真，這是接近真實(shí)器件運(yùn)行的仿真。HDL設(shè)計(jì)方式是現(xiàn)今設(shè)計(jì)大規(guī)模數(shù)字集成電路的良好方式。5．生產(chǎn)成本：生產(chǎn)成本是多次復(fù)制系統(tǒng)的成本。3．設(shè)計(jì)時(shí)間：不可能無(wú)限期地進(jìn)行設(shè)計(jì)，由于FPGA是標(biāo)準(zhǔn)器件，因此它在設(shè)計(jì)按時(shí)間上有一些優(yōu)勢(shì)。時(shí)鐘頻率也經(jīng)常作為性能的一個(gè)衡量因素。所謂膠合邏輯，即將系統(tǒng)的主要元件連接在一起的邏輯。2．FPGA是一種出色的制作樣機(jī)工具。同樣的，F(xiàn)PGA也不是定制芯片，因此，它們無(wú)法像那些為某一應(yīng)用而設(shè)計(jì)的定制芯片那樣擅長(zhǎng)完成特定功能。 第3章 數(shù)字電子鐘功能模塊設(shè)計(jì)基于FPGA的數(shù)字電子鐘包含8個(gè)子程序模塊：分頻組件、六十進(jìn)制計(jì)數(shù)器組件、二十四進(jìn)制計(jì)數(shù)器組件、鬧鐘設(shè)定組件、校時(shí)組件、i60BCD組件、i24BCD組件、以及二進(jìn)制轉(zhuǎn)換成七段碼組件。劃分、綜合和驗(yàn)證則采用EDA軟件平臺(tái)自動(dòng)完成。用EDA技術(shù)設(shè)計(jì)系統(tǒng)的實(shí)質(zhì)是一種自頂向下的分層設(shè)計(jì)方法。2．邏輯級(jí)設(shè)計(jì)的過(guò)程(1) 根據(jù)算法選擇電路結(jié)構(gòu)系統(tǒng)算法決定電路結(jié)構(gòu)。(2) 描述系統(tǒng)功能，設(shè)計(jì)算法描述系統(tǒng)功能就是用符號(hào)、圖形、文字、表達(dá)式等形式來(lái)正確描述系統(tǒng)應(yīng)具有的邏輯功能和應(yīng)達(dá)到的技術(shù)指標(biāo)。數(shù)字系統(tǒng)設(shè)計(jì)分為系統(tǒng)級(jí)設(shè)計(jì)和邏輯級(jí)設(shè)計(jì)兩個(gè)階段。子系統(tǒng)設(shè)計(jì)的首要任務(wù)是對(duì)其功能進(jìn)行正確劃分，也就是說(shuō)，能將其正確的劃分為：控制模塊和數(shù)據(jù)處理模塊。1．自頂向下法自頂向下法（from top to down）是一種從抽象定義到具體實(shí)現(xiàn)，從高層次到低層次逐步求精的分層次、分模塊的設(shè)計(jì)方法，它是數(shù)字系統(tǒng)設(shè)計(jì)中最常用的方法之一。數(shù)字系統(tǒng)的實(shí)現(xiàn)方法經(jīng)歷了由分立元件、小規(guī)模集成電路、中規(guī)模集成電路、大規(guī)模集成電路、到超大規(guī)模集成電路的過(guò)程。圖中數(shù)據(jù)處理器由寄存器和組合電路組成，寄存器用于暫存信息；組合電路實(shí)現(xiàn)對(duì)數(shù)據(jù)的加工和處理。所謂數(shù)字系統(tǒng)的設(shè)計(jì)，就是用規(guī)范的和形式化的方式做出正確的系統(tǒng)邏輯功能的描述，詳細(xì)反應(yīng)系統(tǒng)的邏輯進(jìn)程和具體的邏輯運(yùn)算操作，并選用具體的電路來(lái)實(shí)現(xiàn)所描述的系統(tǒng)邏輯。編程過(guò)程實(shí)際上是對(duì)個(gè)存儲(chǔ)單元寫入數(shù)據(jù)的過(guò)程，這些數(shù)據(jù)也稱為編程數(shù)據(jù)。這樣PLD就完成了圖23所示電路的功能。圖 23 FPGA邏輯實(shí)現(xiàn)原理A,B,C,D由FPGA芯片的管腳輸入后進(jìn)入可編程連線，然后作為地址線連到到LUT，LUT中已經(jīng)事先寫入了所有可能的邏輯結(jié)果，通過(guò)地址查找到相應(yīng)的數(shù)據(jù)然后輸出，這樣組合邏輯就實(shí)現(xiàn)了。基于查找表（LUT）的FPGA的結(jié)構(gòu)如圖22所示。其實(shí)布線資源的優(yōu)化與使用和實(shí)現(xiàn)結(jié)果有直接關(guān)系。4．豐富的布線資源布線資源連通FPGA內(nèi)部所有單元，連線的長(zhǎng)度和工藝決定著信號(hào)在連線上的驅(qū)動(dòng)能力和傳輸速度。CAM，即為內(nèi)容地址存儲(chǔ)器。學(xué)習(xí)底層配置單元的LUT和Register比率的一個(gè)重要意義在于器件選型和規(guī)模估算。2．基本可編程邏輯單元FPGA的基本可編程邏輯單元是由查找表（LUT）和寄存器（Register）組成的，查找表完成純組合邏輯功能。第2章 FPGA基本結(jié)構(gòu)及數(shù)字系統(tǒng)設(shè)計(jì)原理自1985年Xilinx公司推出第一片現(xiàn)場(chǎng)可編程邏輯門陣列即FPGA至今，F(xiàn)PGA已經(jīng)經(jīng)歷了20余年的發(fā)展歷史。此類IP核心為客戶節(jié)約了大量時(shí)間和費(fèi)用，否則，用戶可能需要數(shù)月的時(shí)間才能實(shí)現(xiàn)這些功能，而且還會(huì)進(jìn)一步延遲產(chǎn)品推向市間[6]。 同樣重要的是，PLD現(xiàn)在有越來(lái)越多的核心技術(shù)（IP）庫(kù)的支持MHz。這一策略使賽靈思可以集中精力設(shè)計(jì)新產(chǎn)品結(jié)構(gòu)、軟件工具和IP核心，同時(shí)還可以利用最先進(jìn)的半導(dǎo)體制造工藝技術(shù)。8．CPLD保密性好, FPGA保密性差。7．在編程方式上, CPLD主要是基于E2PROM或FLASH存儲(chǔ)器編程,編程次數(shù)可達(dá)1萬(wàn)次,優(yōu)點(diǎn)是系統(tǒng)斷電時(shí)編程信息也不丟失。CPLD的編程采用E2PROM或FASTFLASH技術(shù),無(wú)需外部存儲(chǔ)器芯片,使用簡(jiǎn)單。CPLD通過(guò)修改具有固定內(nèi)連電路的邏輯功能來(lái)編程,FPGA主要通過(guò)改變內(nèi)部連線的布線來(lái)編程。由于CPLD和FPGA結(jié)構(gòu)上的差異,具有各自的特點(diǎn)：1．CPLD更適合完成各種算法和組合邏輯，F(xiàn)PGA更適合于完成時(shí)序邏輯。但是，CPLD提供了非常好的可預(yù)測(cè)性，因此對(duì)于關(guān)鍵的控制應(yīng)用非常理想。這些先進(jìn)的器件還提供諸如內(nèi)建的硬連線處理器（如IBMFPGA提供了最高的邏輯密度、最豐富的特性和最高的性能。2．FPGA可做其它全定制或半定制ASIC電路的中試樣片。OutputCell要實(shí)現(xiàn)這一點(diǎn)，只需要通過(guò)因特網(wǎng)將新的編程文件上載到PLD就可以在系統(tǒng)中創(chuàng)建出新的硬件邏輯[3]。 3．PLD不需要客戶支付高昂的NRE成本和購(gòu)買昂貴的掩膜組。例如，固定邏輯器件經(jīng)常更適合大批量應(yīng)用，因?yàn)樗鼈兛筛鼮榻?jīng)濟(jì)地大批量生產(chǎn)。 PAL由一個(gè)可編程的“與”平面和一個(gè)固定的“或”平面構(gòu)成，或門的輸出可以通過(guò)觸發(fā)器有選擇地被置為寄存狀態(tài)。由于結(jié)構(gòu)的限制，它們只能完成簡(jiǎn)單的邏輯功能。這些NRE成本可能從數(shù)十萬(wàn)美元至數(shù)百萬(wàn)美元。 對(duì)于固定邏輯器件，根據(jù)器件復(fù)雜性不同，從設(shè)計(jì)、原型到最終生產(chǎn)所需要的時(shí)間可從數(shù)月至一年多不等。一旦制造完成，就無(wú)法改變。微處理器執(zhí)行軟件指令來(lái)完成范圍廣泛的任務(wù)，如運(yùn)行字處理程序或視頻游戲。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來(lái)獨(dú)立承擔(dān)。本論文以FPGA在數(shù)據(jù)處理中的應(yīng)用立題，系統(tǒng)闡述基于FPGA的數(shù)字系統(tǒng)設(shè)計(jì)方法，并嘗試設(shè)計(jì)出一個(gè)簡(jiǎn)單的系統(tǒng)——電子鐘，掌握其設(shè)計(jì)的思想和方法，為以后設(shè)計(jì)更復(fù)雜的系統(tǒng)打下基礎(chǔ)。使用FPGA構(gòu)造數(shù)字電子系統(tǒng)，設(shè)計(jì)者可以不用考慮芯片內(nèi)部的具體結(jié)構(gòu)，也不用顧慮與外部的電路連接。在80年代，電子產(chǎn)品的規(guī)模和復(fù)雜程度的增加促使第二代EDA工具的產(chǎn)生。 Electronic clock不要?jiǎng)h除行尾的分節(jié)符，此行不會(huì)被打印 II 目錄摘要…… IAbstract II第1章 緒論 1 1 1——PLD 2 3 4 5第2章 FPGA基本結(jié)構(gòu)及數(shù)字系統(tǒng)設(shè)計(jì)原理 6 FPGA的基本結(jié)構(gòu)及工作原理 6 8 8 FPGA的工作原理 9 9 10 10 11 12第3章 數(shù)字電子鐘功能模塊設(shè)計(jì) 13 13 FPGA在數(shù)字系統(tǒng)設(shè)計(jì)中的作用 13 13——VHDL 16 VHDL語(yǔ)言的特點(diǎn) 16 17 18 18 19 20 22 BCD七段顯示譯碼器 23 23第4章 電子鐘模擬仿真及其分析 24 24 25 分頻組件 25 六十進(jìn)制計(jì)數(shù)器組件 25 二十四進(jìn)制計(jì)數(shù)器組件 26 鬧鐘設(shè)定組件 26 校時(shí)組件 27 i60BCD組件 28 i24BCD組件 29 二進(jìn)制轉(zhuǎn)換成七段碼組件 30 30 33 34結(jié)論 35致謝 36參考文獻(xiàn) 37附錄A 38附錄B 43附錄C 47附錄D 48千萬(wàn)不要?jiǎng)h除行尾的分節(jié)符，此行不會(huì)被打印。 expounded on the basic design of digital systems thinking and design process, at the same time, also outlin