【正文】 s。FPGA。 Electronic clock不要?jiǎng)h除行尾的分節(jié)符，此行不會(huì)被打印 II 目錄摘要…… IAbstract II第1章 緒論 1 1 1——PLD 2 3 4 5第2章 FPGA基本結(jié)構(gòu)及數(shù)字系統(tǒng)設(shè)計(jì)原理 6 FPGA的基本結(jié)構(gòu)及工作原理 6 8 8 FPGA的工作原理 9 9 10 10 11 12第3章 數(shù)字電子鐘功能模塊設(shè)計(jì) 13 13 FPGA在數(shù)字系統(tǒng)設(shè)計(jì)中的作用 13 13——VHDL 16 VHDL語言的特點(diǎn) 16 17 18 18 19 20 22 BCD七段顯示譯碼器 23 23第4章 電子鐘模擬仿真及其分析 24 24 25 分頻組件 25 六十進(jìn)制計(jì)數(shù)器組件 25 二十四進(jìn)制計(jì)數(shù)器組件 26 鬧鐘設(shè)定組件 26 校時(shí)組件 27 i60BCD組件 28 i24BCD組件 29 二進(jìn)制轉(zhuǎn)換成七段碼組件 30 30 33 34結(jié)論 35致謝 36參考文獻(xiàn) 37附錄A 38附錄B 43附錄C 47附錄D 48千萬不要?jiǎng)h除行尾的分節(jié)符，此行不會(huì)被打印。打印前，不要忘記把上面“Abstract”這一行后加一空行 IV 第1章 緒論20世紀(jì)70年代，隨著中小規(guī)模集成電路的開發(fā)應(yīng)用，傳統(tǒng)的手工制圖設(shè)計(jì)印刷電路板和集成電路的方法已無法滿足設(shè)計(jì)的精度和效率的要求。在80年代，電子產(chǎn)品的規(guī)模和復(fù)雜程度的增加促使第二代EDA工具的產(chǎn)生。EDA技術(shù)的物質(zhì)基礎(chǔ)即為可編程邏輯器件，又稱為可編程ASIC。使用FPGA構(gòu)造數(shù)字電子系統(tǒng)，設(shè)計(jì)者可以不用考慮芯片內(nèi)部的具體結(jié)構(gòu)，也不用顧慮與外部的電路連接。至于數(shù)據(jù)在芯片內(nèi)部的處理過程，設(shè)計(jì)者不用考慮，但設(shè)計(jì)者可以通過仿真軟件觀察和驗(yàn)證數(shù)據(jù)的處理結(jié)果。本論文以FPGA在數(shù)據(jù)處理中的應(yīng)用立題，系統(tǒng)闡述基于FPGA的數(shù)字系統(tǒng)設(shè)計(jì)方法，并嘗試設(shè)計(jì)出一個(gè)簡(jiǎn)單的系統(tǒng)——電子鐘，掌握其設(shè)計(jì)的思想和方法，為以后設(shè)計(jì)更復(fù)雜的系統(tǒng)打下基礎(chǔ)。數(shù)字集成電路本身在不斷地進(jìn)行更新?lián)Q代。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨(dú)立承擔(dān)。在數(shù)字電子系統(tǒng)領(lǐng)域，存在三種基本的器件類型：存儲(chǔ)器、微處理器和邏輯器件。微處理器執(zhí)行軟件指令來完成范圍廣泛的任務(wù)，如運(yùn)行字處理程序或視頻游戲?！狿LD邏輯器件可分為兩大類——固定邏輯器件和可編程邏輯器件。一旦制造完成，就無法改變。而且此類器件可在任何時(shí)間改變，從而完成許多種不同的功能。 對(duì)于固定邏輯器件，根據(jù)器件復(fù)雜性不同，從設(shè)計(jì)、原型到最終生產(chǎn)所需要的時(shí)間可從數(shù)月至一年多不等。設(shè)計(jì)和驗(yàn)證固定邏輯的前期工作需要大量的NRE成本。這些NRE成本可能從數(shù)十萬美元至數(shù)百萬美元。然后，可快速將設(shè)計(jì)編程到器件中，并立即在實(shí)際運(yùn)行的電路中對(duì)設(shè)計(jì)進(jìn)行測(cè)試。由于結(jié)構(gòu)的限制，它們只能完成簡(jiǎn)單的邏輯功能。典型的PLD由一個(gè)“與”門和一個(gè)“或”門陣列組成，而任意一個(gè)組合邏輯都可以用“與一或”表達(dá)式來描述，所以，PLD能以乘積和的形式完成大量組合邏輯功能，PLD基本框圖如圖11所示。 PAL由一個(gè)可編程的“與”平面和一個(gè)固定的“或”平面構(gòu)成，或門的輸出可以通過觸發(fā)器有選擇地被置為寄存狀態(tài)。還有一類結(jié)構(gòu)更為靈活的邏輯器件是可編程邏輯陣列(PLA)，它也由一個(gè)“與”平面和一個(gè)“或”平面構(gòu)成，但是這兩個(gè)平面的連接關(guān)系是可編程的。它采用了EEPROM工藝，實(shí)現(xiàn)了電可按除、電可改寫，其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因而它的設(shè)計(jì)具有很強(qiáng)的靈活性，至今仍有許多人使用[2]。例如，固定邏輯器件經(jīng)常更適合大批量應(yīng)用，因?yàn)樗鼈兛筛鼮榻?jīng)濟(jì)地大批量生產(chǎn)?！狿LD器件已經(jīng)放在分銷商的貨架上并可隨時(shí)付運(yùn)。 3．PLD不需要客戶支付高昂的NRE成本和購(gòu)買昂貴的掩膜組。4．PLD允許客戶在需要時(shí)僅訂購(gòu)所需要的數(shù)量，從而使客戶可控制庫(kù)存。PLD甚至在設(shè)備付運(yùn)到客戶那兒以后還可以重新編程。要實(shí)現(xiàn)這一點(diǎn)，只需要通過因特網(wǎng)將新的編程文件上載到PLD就可以在系統(tǒng)中創(chuàng)建出新的硬件邏輯[3]?？删幊踢壿嬈骷膬煞N類型是現(xiàn)場(chǎng)可編程門陣列（FPGA）和復(fù)雜可編程邏輯器件（CPLD）。CellLogicOutputFPGA的基本特點(diǎn)主要有： 1．采用FPGA設(shè)計(jì)ASIC電路，用戶不需要投片生產(chǎn)就能得到合適芯片。2．FPGA可做其它全定制或半定制ASIC電路的中試樣片。4．FPGA是ASIC電路中設(shè)計(jì)周期最短、開發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。FPGA提供了最高的邏輯密度、最豐富的特性和最高的性能。Virtex?這些先進(jìn)的器件還提供諸如內(nèi)建的硬連線處理器（如IBMPC）、大容量存儲(chǔ)器、時(shí)鐘管理系統(tǒng)等特性，并支持多種最新的超快速器件至器件（devicetodevice）信號(hào)技術(shù)?！?，CPLD提供了非常好的可預(yù)測(cè)性，因此對(duì)于關(guān)鍵的控制應(yīng)用非常理想。CoolRunner?由于CPLD和FPGA結(jié)構(gòu)上的差異,具有各自的特點(diǎn)：1．CPLD更適合完成各種算法和組合邏輯，F(xiàn)PGA更適合于完成時(shí)序邏輯。2．CPLD的連續(xù)式布線結(jié)構(gòu)決定了它的時(shí)序延遲是均勻的和可預(yù)測(cè)的,而FPGA的分段式布線結(jié)構(gòu)決定了其延遲的不可預(yù)測(cè)性。CPLD通過修改具有固定內(nèi)連電路的邏輯功能來編程,FPGA主要通過改變內(nèi)部連線的布線來編程。4．FPGA的集成度比CPLD高,具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)。CPLD的編程采用E2PROM或FASTFLASH技術(shù),無需外部存儲(chǔ)器芯片,使用簡(jiǎn)單。6．CPLD的速度比FPGA快,并且具有較大的時(shí)間可預(yù)測(cè)性。7．在編程方式上, CPLD主要是基于E2PROM或FLASH存儲(chǔ)器編程,編程次數(shù)可達(dá)1萬次,優(yōu)點(diǎn)是系統(tǒng)斷電時(shí)編程信息也不丟失。FPGA大部分是基于SRAM編程,編程信息在系統(tǒng)斷電時(shí)丟失,每次上電時(shí),需從器件外部將編程數(shù)據(jù)重新寫入SRAM中。8．CPLD保密性好, FPGA保密性差。過去幾年時(shí)間里，可編程邏輯供應(yīng)商取得了巨大的技術(shù)進(jìn)步，以致現(xiàn)在PLD被眾多設(shè)計(jì)人員視為是邏輯解決方案的當(dāng)然之選。這一策略使賽靈思可以集中精力設(shè)計(jì)新產(chǎn)品結(jié)構(gòu)、軟件工具和IP核心，同時(shí)還可以利用最先進(jìn)的半導(dǎo)體制造工藝技術(shù)。目前賽靈思提供采用先進(jìn)的90nm和65nm工藝生產(chǎn)的可編程邏輯器件，它們都是業(yè)界最領(lǐng)先的工藝。MHz。然而，今天具有最先進(jìn)特性的FPGA可提供百萬門的邏輯容量、工作300 同樣重要的是，PLD現(xiàn)在有越來越多的核心技術(shù)（IP）庫(kù)的支持用戶可利用這些預(yù)定義和預(yù)測(cè)試的軟件模塊在PLD內(nèi)迅速實(shí)現(xiàn)系統(tǒng)功能。此類IP核心為客戶節(jié)約了大量時(shí)間和費(fèi)用，否則，用戶可能需要數(shù)月的時(shí)間才能實(shí)現(xiàn)這些功能，而且還會(huì)進(jìn)一步延遲產(chǎn)品推向市間[6]。同時(shí)具體介紹了構(gòu)成電子鐘主要功能模塊特性與功能，在此基礎(chǔ)上給出電子鐘系統(tǒng)的設(shè)計(jì)方法和設(shè)計(jì)過程，這其中包括電子鐘的總體框圖架構(gòu)，各模塊的模擬仿真及其分析。第2章 FPGA基本結(jié)構(gòu)及數(shù)字系統(tǒng)設(shè)計(jì)原理自1985年Xilinx公司推出第一片現(xiàn)場(chǎng)可編程邏輯門陣列即FPGA至今，F(xiàn)PGA已經(jīng)經(jīng)歷了20余年的發(fā)展歷史。 FPGA的基本結(jié)構(gòu)及工作原理FPGA的基本結(jié)構(gòu)由6部分組成，分別為可編程輸入/輸出單元、基本可編程邏輯單元、嵌入式塊RAM、豐富的布線資源、底層嵌入功能單元和內(nèi)嵌專用硬核等，F(xiàn)PGA的基本結(jié)構(gòu)圖如圖21所示。2．基本可編程邏輯單元FPGA的基本可編程邏輯單元是由查找表（LUT）和寄存器（Register）組成的，查找表完成純組合邏輯功能。FPGA一般依賴寄存器完成同步時(shí)序邏輯設(shè)計(jì)。學(xué)習(xí)底層配置單元的LUT和Register比率的一個(gè)重要意義在于器件選型和規(guī)模估算。3．嵌入式塊RAM目前大多數(shù)FPGA都有內(nèi)嵌的塊RAM。CAM，即為內(nèi)容地址存儲(chǔ)器。簡(jiǎn)單的說，RAM是一種寫地址，讀數(shù)據(jù)的存儲(chǔ)單元；CAM與RAM恰恰相反。4．豐富的布線資源布線資源連通FPGA內(nèi)部所有單元，連線的長(zhǎng)度和工藝決定著信號(hào)在連線上的驅(qū)動(dòng)能力和傳輸速度。(3) 短線資源：用來完成基本邏輯單元間的邏輯互連與布線； (4) 其他：在邏輯單元內(nèi)部還有著各種布線資源和專用時(shí)鐘、復(fù)位等控制信號(hào)線。其實(shí)布線資源的優(yōu)化與使用和實(shí)現(xiàn)結(jié)果有直接關(guān)系。目前FPGA中多使用4輸入的LUT，所以每一個(gè)LUT可以看成一個(gè)有4位地址線的16x1的RAM?；诓檎冶恚↙UT）的FPGA的結(jié)構(gòu)如圖22所示。也有少數(shù)FPGA采用反熔絲或Flash工藝，對(duì)這種FPGA，就不需要外加專用的配置芯片。圖 23 FPGA邏輯實(shí)現(xiàn)原理A,B,C,D由FPGA芯片的管腳輸入后進(jìn)入可編程連線，然后作為地址線連到到LUT，LUT中已經(jīng)事先寫入了所有可能的邏輯結(jié)果，通過地址查找到相應(yīng)的數(shù)據(jù)然后輸出，這樣組合邏輯就實(shí)現(xiàn)了。時(shí)鐘信號(hào)CLK由I/O腳輸入后進(jìn)入芯片內(nèi)部的時(shí)鐘專用通道，直接連接到觸發(fā)器的時(shí)鐘端。這樣PLD就完成了圖23所示電路的功能。對(duì)于一個(gè)LUT無法完成的電路，就需要通過進(jìn)位邏輯將多個(gè)單元相連，這樣FPGA就可以實(shí)現(xiàn)復(fù)雜的邏輯[8]。編程過程實(shí)際上是對(duì)個(gè)存儲(chǔ)單元寫入數(shù)據(jù)的過程，這些數(shù)據(jù)也稱為編程數(shù)據(jù)。在上述門陣列的基礎(chǔ)上增加些觸發(fā)器，便可構(gòu)成即可實(shí)現(xiàn)組合邏輯功能又可實(shí)現(xiàn)時(shí)序邏輯功能的基本邏輯單元電路。所謂數(shù)字系統(tǒng)的設(shè)計(jì)，就是用規(guī)范的和形式化的方式做出正確的系統(tǒng)邏輯功能的描述，詳細(xì)反應(yīng)系統(tǒng)的邏輯進(jìn)程和具體的邏輯運(yùn)算操作，并選用具體的電路來實(shí)現(xiàn)所描述的系統(tǒng)邏輯。數(shù)字系統(tǒng)主要由數(shù)據(jù)處理器和控制器兩部分組成。圖中數(shù)據(jù)處理器由寄存器和組合電路組成，寄存器用于暫存信息；組合電路實(shí)現(xiàn)對(duì)數(shù)據(jù)的加工和處理。數(shù)字系統(tǒng)的組成流程圖如圖24所示。數(shù)字系統(tǒng)的實(shí)現(xiàn)方法經(jīng)歷了由分立元件、小規(guī)模集成電路、中規(guī)模集成電路、大規(guī)模集成電路、到超大規(guī)模集成電路的過程。對(duì)于一個(gè)比較復(fù)雜的數(shù)字系統(tǒng)，由于它的輸入變量數(shù)、輸出變量數(shù)和內(nèi)部狀態(tài)變量數(shù)很多，如果用常規(guī)的工具（如真值表、卡諾圖、狀態(tài)方程等）和傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法來描述和設(shè)計(jì)將十分困難，有時(shí)甚至無法進(jìn)行，因此必須尋求從系統(tǒng)總體出發(fā)。1．自頂向下法自頂向下法（from top to down）是一種從抽象定義到具體實(shí)現(xiàn)，從高層次到低層次逐步求精的分層次、分模塊的設(shè)計(jì)方法，它是數(shù)字系統(tǒng)設(shè)計(jì)中最常用的方法之一。在對(duì)系統(tǒng)進(jìn)行劃分時(shí)需要注意子系統(tǒng)的數(shù)目是否合適。子系統(tǒng)設(shè)計(jì)的首要任務(wù)是對(duì)其功能進(jìn)行正確劃分，也就是說，能將其正確的劃分為：控制模塊和數(shù)據(jù)處理模塊。2．自底向上法自底向上法是根據(jù)系統(tǒng)要求，從具體的器件、邏輯部件或者想死系統(tǒng)開始，憑借設(shè)計(jì)者熟練的技巧和豐富的經(jīng)驗(yàn)通過對(duì)其進(jìn)行相互連接、修改和擴(kuò)大，構(gòu)造所要求的系統(tǒng)。數(shù)字系統(tǒng)設(shè)計(jì)分為系統(tǒng)級(jí)設(shè)計(jì)和邏輯級(jí)設(shè)計(jì)兩個(gè)階段。其一般過程是：在詳細(xì)了解設(shè)計(jì)任務(wù)的基礎(chǔ)上，確定系統(tǒng)的整體功能；用某種方法描述系統(tǒng)功能，設(shè)計(jì)實(shí)現(xiàn)系統(tǒng)功能的算法；根據(jù)算法選擇電路結(jié)構(gòu)；選擇器件并實(shí)現(xiàn)電路。(2) 描述系統(tǒng)功能，設(shè)計(jì)算法描述系統(tǒng)功能就是用符號(hào)、圖形、文字、表達(dá)式等形式來正確描述系統(tǒng)應(yīng)具有的邏輯功能和應(yīng)達(dá)到的技術(shù)指標(biāo)。描述算法的工具有：算法流程圖、ASM圖、MDS圖等。2．邏輯級(jí)設(shè)計(jì)的過程(1) 根據(jù)算法選擇電路結(jié)構(gòu)系統(tǒng)算法決定電路結(jié)構(gòu)。(2) 選擇器件并實(shí)現(xiàn)電路 根據(jù)設(shè)計(jì)選擇適當(dāng)?shù)钠骷韺?shí)現(xiàn)電路，并導(dǎo)出詳細(xì)的電路圖。用EDA技術(shù)設(shè)計(jì)系統(tǒng)的實(shí)質(zhì)是一種自頂向下的分層設(shè)計(jì)方法。描述是電路與系統(tǒng)設(shè)計(jì)的輸入方法，它可以采用圖形輸入、硬件描述語言或二者混合使用的方法輸入。劃分、綜合和驗(yàn)證則采用EDA軟件平臺(tái)自動(dòng)完成。本章主要對(duì)FPGA的基本結(jié)構(gòu)和數(shù)字系統(tǒng)設(shè)計(jì)進(jìn)行敘述。 第3章 數(shù)字電子鐘功能模塊設(shè)計(jì)基于FPGA的數(shù)字電子鐘包含8個(gè)子程序模塊：分頻組件、六十進(jìn)制計(jì)數(shù)器組件、二十四進(jìn)制計(jì)數(shù)器組件、鬧鐘設(shè)定組件、校時(shí)組件、i60BCD組件、i24BCD組件、以及二進(jìn)制轉(zhuǎn)換成七段碼組件。 FPGA在數(shù)字系統(tǒng)設(shè)計(jì)中的作用現(xiàn)場(chǎng)可編程門陣列FPGA填補(bǔ)了數(shù)字系統(tǒng)設(shè)計(jì)的空白，是對(duì)微處理器的補(bǔ)充。同樣的，F(xiàn)PGA也不是定制芯片，因此，它們無法像那些為某一應(yīng)用而設(shè)計(jì)的定制芯片那樣擅長(zhǎng)完成特定功能。但是，由于FPGA是標(biāo)準(zhǔn)芯片，因而能夠彌補(bǔ)定制芯片的一些不足。2．FPGA是一種出色的制作樣機(jī)工具。3．同種類型的FPGA可以用于不同類型的設(shè)計(jì)中，以降低庫(kù)存費(fèi)用。所謂膠合邏輯，即將系統(tǒng)的主要元件連接在一起的邏輯。FPGA已經(jīng)成為數(shù)字系統(tǒng)實(shí)現(xiàn)的主流器件。時(shí)鐘頻率也經(jīng)常作為性能的一個(gè)衡量因素。在電池供電的系統(tǒng)中，能量消耗是很關(guān)鍵的。3．設(shè)計(jì)時(shí)間：不可能無限期地進(jìn)行設(shè)計(jì)，由于FPGA是標(biāo)準(zhǔn)器件，因此它在設(shè)計(jì)按時(shí)間上有一些優(yōu)勢(shì)。4．設(shè)計(jì)成本：設(shè)計(jì)時(shí)間是設(shè)計(jì)成本的一個(gè)重要組成部分，但是還需要考慮其他因素，比如對(duì)支持工具的投入等。5．生產(chǎn)成本：生產(chǎn)成本是多次復(fù)制系統(tǒng)的成本?；贔PGA的應(yīng)用系統(tǒng)設(shè)計(jì)大體分為設(shè)計(jì)輸入、綜合、功能仿真(前仿真）、實(shí)現(xiàn)、時(shí)序仿真（后仿真）、配置下載等六個(gè)流程。HDL設(shè)計(jì)方式是現(xiàn)今設(shè)計(jì)大規(guī)模數(shù)字集成電路的良好方式。2．設(shè)計(jì)綜合總和就是針對(duì)給定的電路實(shí)現(xiàn)功能和實(shí)現(xiàn)此電路的約束條件，如速度、功耗、成本及電路類型等，通過計(jì)算機(jī)進(jìn)行優(yōu)化處理，獲得一個(gè)能滿足上述要求的電路設(shè)計(jì)方案。方針是指使用設(shè)計(jì)軟件包對(duì)已經(jīng)實(shí)現(xiàn)的設(shè)計(jì)進(jìn)行完整測(cè)試，模擬實(shí)際物理環(huán)境下的工作情況，前仿真是指僅對(duì)邏輯功能進(jìn)行測(cè)試模擬，以了解其實(shí)現(xiàn)的功能是否滿足設(shè)計(jì)的要求，仿真過程沒有加入時(shí)序信息，不涉及具體器件的硬件特性，如延時(shí)特性；而在布局布線后，提取有關(guān)的器件延時(shí)、連線延時(shí)等時(shí)序參數(shù)，并在此基礎(chǔ)上進(jìn)行的仿真稱為后仿真，這是接近真實(shí)器件運(yùn)行的仿真。通?？煞譃橐韵聨讉€(gè)步驟；(1) 轉(zhuǎn)換：將多個(gè)設(shè)計(jì)文件進(jìn)行轉(zhuǎn)換，并合并到一個(gè)設(shè)計(jì)庫(kù)文件中。(3) 布局與布線。(5) 配置：產(chǎn)生FPGA配置時(shí)需要的位流文件。引起支持增量設(shè)計(jì)，可以對(duì)其重復(fù)多次布線，且每次布線可利用上一次布線信息，以使布線更優(yōu)或達(dá)到設(shè)計(jì)目標(biāo)。5．時(shí)序分析在設(shè)計(jì)實(shí)現(xiàn)過程中，在映射后需要對(duì)一個(gè)設(shè)