【正文】 由仿真圖可以看出，和六十進制數(shù)碼調(diào)節(jié)原理相同。通過轉(zhuǎn)換，把時鐘本身的24進制轉(zhuǎn)化為二進制BCD碼的形式。在一般電路中，數(shù)值均以二進制的形式存儲與計算，但是要將其輸出至七段顯示器顯示時，則必須提供一個電路模塊專門將二進制轉(zhuǎn)換成十進制供輸出使用，仿真圖如圖49所示。圖49a 七段碼轉(zhuǎn)換程序仿真圖圖49b 七段碼轉(zhuǎn)換程序仿真圖由仿真圖可以看出，輸入為二進制的BCD碼。經(jīng)過轉(zhuǎn)換，最終輸出為七段顯示數(shù)碼形式，從而能夠通過控制七段數(shù)碼管的亮暗來最終達到顯示時間的設(shè)計目的。設(shè)計完所有功能模塊后，將所有功能模塊整合起來，完成最后的系統(tǒng)功能。以下是系統(tǒng)輸入信號。1．Reset：系統(tǒng)內(nèi)部重置信號；2．Clock：由外接信號發(fā)生器提供1Hz的系統(tǒng)時鐘信號；3．Alarm：鬧鐘設(shè)定按鍵信號；4．Stop：定時器設(shè)定動作按鍵；5．Ok：任何設(shè)定動作的確定鍵；6．Sec_tune：秒數(shù)調(diào)整的按鍵信號；7．Min_tune：分?jǐn)?shù)調(diào)整的按鍵信號；8．Hour_tune：時數(shù)調(diào)整的按鍵信號；此外，定義了下列系統(tǒng)輸出信號。1．Led_alarm：表示鬧鐘設(shè)定時間已到；2．Led_stop：表示計時器定時時間已到；3．Seg4：分與秒的4個數(shù)字多路掃描輸出，可顯示在七段顯示器上；4．p1，p2，p3，p4：分與秒的4個數(shù)字多路掃描電源激活輸出線；5．seg2：時鐘的2個數(shù)字多路掃描輸出，可顯示在七段顯示器上；時鐘的復(fù)位功能如圖410所示：圖410復(fù)位功能演示圖可以看到在rst置為1時，系統(tǒng)輸出為零。使用該功能，可以在系統(tǒng)功能出現(xiàn)紊亂或需要校正時間時，方便地控制系統(tǒng)工作。時鐘的定時功能如圖411所示。圖411 定時仿真圖由仿真圖可以看出，alarm及l(fā)ed_stop 置為1時，即為開啟定時狀態(tài)。此時時鐘暫停計時；同時把sec_tune置為1，即為開始計時，秒鐘將從0持續(xù)增到59，然后自動清零，同時再次開始計時。而當(dāng)把sec_tune置為0時，停止計時，此時顯示的時間為設(shè)定的定時起始時間。圖412為時鐘在正常計時的一個波形圖。圖412 正常計時仿真圖 從仿真圖可以看出，clk置為1時，即當(dāng)外部信號源發(fā)生器送出頻率為1Hz的時鐘信號，并輸入計數(shù)電路時，時、分、秒所對應(yīng)的數(shù)字多路掃描電源激活輸出線開始輸出信號，由于不需要同時點亮6個數(shù)碼管，因此可以根據(jù)視覺暫留原理，使每一個數(shù)字在1秒內(nèi)至少亮32次。也就是說在1/32s內(nèi)，6個數(shù)字要輪流亮一次，故每個數(shù)字最多可連續(xù)亮1/192秒。因此每兩次輸出信號之間的時間間距為5/192秒。而此時時鐘的時、分、秒均能正常計數(shù)，說明設(shè)計達到了預(yù)期的效果。電子鐘計時演示如圖413所示。需要說明的是，由于本圖為通過FPGA試驗箱來設(shè)計數(shù)字電子鐘系統(tǒng)。而FPGA試驗箱本身已經(jīng)集成了分頻模塊、BCD七段顯示譯碼器等功能模塊。因此，并不能完全體現(xiàn)出本次設(shè)計的成果。在此僅以能夠直觀的展示數(shù)字電子鐘的計時效果為目的。圖413 電子鐘計時演示圖在查詢資料的時候，我發(fā)現(xiàn)設(shè)計電子鐘不僅僅局限于基于FPGA的一種方法，基于單片機的設(shè)計是目前大多數(shù)所采用的方法。那么，采用基于FPGA技術(shù)設(shè)計電子鐘有什么優(yōu)勢呢？首先，F(xiàn)PGA的學(xué)習(xí)效率比單片機高出很多。FPGA可使用標(biāo)準(zhǔn)硬件描述語言VHDL，只要學(xué)會一種語言，即可對所有型號的FPGA編程。同時，VHDL是一種行為描述語言，它可以不了解系統(tǒng)的硬件結(jié)構(gòu)而編程，遠(yuǎn)離硬件，打破了軟硬件之間的屏障，可做到幾分鐘設(shè)計出一個芯片，使學(xué)習(xí)和設(shè)計的效率大大提高。而單片機為適應(yīng)實時處理的快速要求，它是直接面對硬件的，屬較低級的，大多數(shù)都使用匯編語言。對每個廠家生產(chǎn)的單片機其匯編語言均不同。所以，使用不同型號的單片機必須學(xué)會不同的匯編語言。并且，編程還與硬件連接的方式有關(guān)。其次，F(xiàn)PGA本身的速度相對單片機來顯得十分快捷。FPGA在實時處理時均為并行工作，速度十分快捷。單片機是用指令排隊形式來執(zhí)行指令的，影響了速度的提高。特別是用于高速采樣系統(tǒng)，單片機往往無法勝任。另外，F(xiàn)PGA可根據(jù)需要用到的軟件改變各引腳的功能，如需要的話，也可在FPGA中設(shè)計出一個或多個CPU，達到控制的目的。而單片機的各引腳功能均為確定，無法更改。因此，F(xiàn)PGA將在EDA基礎(chǔ)上的廣泛應(yīng)用。高速發(fā)展的FPGA不但包括了單片機的所有能力，并兼有串、并行的應(yīng)用雖還不平衡，但隨著集成技術(shù)的飛躍發(fā)展，今后的電子系統(tǒng)設(shè)計，不工作方式和高速、高可靠性及寬口徑適用性等多方面的特點。目前我國FPGA論是模擬電路還是數(shù)字電路，將總歸于EDA。人們只要有一臺計算機、一套EDA軟件和一片F(xiàn)PGA芯片，就能在家完成大規(guī)模集成電路合適子系統(tǒng)的設(shè)計。由此，EDA技術(shù)的高速發(fā)展，將為我們打開一個廣闊的空間。本章主要對電子鐘從整體上進行設(shè)計分析，根據(jù)總體框圖和設(shè)計流程，把各個功能模塊整合，從而把各功能模塊整合成為一個整體。同時對其進行仿真分析，以便檢驗各功能模塊是否達到設(shè)計要求以及運行狀態(tài)正確與否。電子鐘系統(tǒng)最終原理圖見附錄C，整體運行程序見附錄D。千萬不要刪除行尾的分節(jié)符，此行不會被打印?！敖Y(jié)論”以前的所有正文內(nèi)容都要編寫在此行之前。 51 結(jié)論電子設(shè)計自動化（EDA）技術(shù)自提出以來，迅速發(fā)展成為電子系統(tǒng)設(shè)計的重要工具，如今，EDA技術(shù)已廣泛應(yīng)用于自動控制、人工智能、工業(yè)生產(chǎn)等眾多領(lǐng)域。而引領(lǐng)EDA技術(shù)發(fā)展潮流的FPGA/CPLD芯片更是日趨智能化、精密化。本課題主要通過對以往深入學(xué)習(xí)了解FPGA的基本結(jié)構(gòu)、工作原理和性能特點，深入學(xué)習(xí)VHDL語言；理解VHDL語言編寫編碼器、譯碼器、數(shù)據(jù)選擇器、時序邏輯電路和組合邏輯電路的思路和方法；學(xué)習(xí)和掌握模塊化設(shè)計的思想，體會模塊化設(shè)計的優(yōu)點，同時克服模塊化設(shè)計帶來的困難；應(yīng)用Quartus II對功能模塊進行調(diào)試、仿真，驗證功能模塊的正確性。通過此次設(shè)計，達到了以下目的。歸納起來如下：1．對EDA技術(shù)有了更加深刻的了解，這使得我能夠把握本專業(yè)的發(fā)展方向，并結(jié)合個人興趣而有目的地學(xué)習(xí)，為以后走上工作崗位打下基礎(chǔ)。2．對FPGA有了一定的認(rèn)識。隨著現(xiàn)代電子技術(shù)的發(fā)展，F(xiàn)PGA芯片的性能更加卓越，必將在數(shù)字系統(tǒng)中擔(dān)負(fù)更加重要的角色，通過此次畢業(yè)設(shè)計，我認(rèn)識了FPGA的基本結(jié)構(gòu)和工作原理，為自己又增添了一項基本技能。3．重新學(xué)習(xí)了VHDL語言，這使得我對VHDL語言的優(yōu)點領(lǐng)會的更加深刻，而且也使得自己能夠比較熟練地使用Quartus II對VHDL程序進行仿真。4．在進行系統(tǒng)設(shè)計時，第一次采用模塊化方法。該方法為設(shè)計者帶來了極大地方便，但也需要設(shè)計者有整體意識和全局觀念，克服使用模塊化方法帶來的問題，這些都讓我積累了寶貴的經(jīng)驗。通過此次設(shè)計的數(shù)字電子鐘系統(tǒng)，體現(xiàn)出FPGA在數(shù)據(jù)處理中的作用，從而使以往所學(xué)習(xí)的電子電路、VHDL語言、EDA等知識得到實踐。同時，通過盡自己最大可能設(shè)計出一款功能比較完備的電子時鐘，從而達到了鞏固基礎(chǔ)、提升能力的目的。致謝參考文獻1 潘松，黃繼業(yè). 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In this paper, a number of placement optimization techniques are reviewed。 mincut, quadratic, simulated annealing, and a hybrid approach of using genetic algorithm with simulated annealing technique. The methodology of each optimization technique is presented and its advantages and disadvantages are evaluated. Overall, the hybrid approach of using genetic algorithm with simulated annealing technique produces best result, reaching a global optimal solution. The hybrid approach of using genetic algorithm and simulated annealing optimization technique is implemented using MATLAB and its results are presented using a wirelengthdriven placement as cost function.Index Terms Field programmable gate arrays, optimization methods, routing, quadratic programming, simulated annealing, and genetic algorithms1. INTRODUCTIONFieldProgrammable gate arrays (FPGA) are reprogrammable logic chips that can be configured to implement various digital circuits. The Field Programmable Gate Array (FPGA) has gained its popularity in implementing digital circuit due to its significant low cost and fast prototyping turn around time. In this survey, an island style FPGA model is considered. Island