【導讀】本設計采用層次化設計方法，自頂向下進行設計。為基本的模型從而降低實現(xiàn)的難度。突出了其作為硬件描述語言的良好的可讀性、可。移植性和易理解等優(yōu)點，并通過ModelSimSE完成綜合、仿真。描述數(shù)字電路和系統(tǒng)的語言。目前．電子系統(tǒng)向集成化、大規(guī)模和高速度等方向。的硬件描述工具。本文提出了以VHDL語言為手段，設計了多功能數(shù)字鐘。Designpiler軟件或Synplify軟件綜合成電路網(wǎng)表。可隨時進行時間校對和支持鬧鈴功能以及閏年提醒功能。語言，并用采用自頂向下的設計思想，即層次化設計思想并使用例化語句編寫，很容易想到分模塊設計，先寫second、minute、hour、day、month、year、clock. 可以通過比較的方法設計鬧鈴及利用“set”控制信號設計時鐘校對。作為鬧鈴的時間參數(shù)預。（秒）、alarm_clock(鬧鐘)7個模塊。每個模塊主要使用VHDL語言輸入中常用。的進程語句、元件例化語句、if語句以及賦值語句來編寫VHDL代碼。

　　

【正文】 qtd : integer :=1。 signal clk2 : std_logic。 signal dx : integer :=1。 signal dy : integer :=1。 constant clk_period : time := 1ms。 ponent day port( clkd : in std_logic:=39。139。 setd : in std_logic:=39。139。 alarmd : in std_logic:=39。139。 yearin: in integer :=2020。 monthin:in integer :=12。 da : in integer:=1。 ds : in integer:=1。 qtd: out integer:=1。 clk2:out std_logic。 dx : out integer:=1。 dy : out integer:=1)。 end ponent。 begin DUT :day port map(clkd,setd,alarmd,yearin,monthin,da,ds,qtd,clk2,dx,dy)。 clk_process :process 32 begin clkd = 39。139。 wait for clk_period/2。 clkd = 39。039。 wait for clk_period/2。 end process。 Stimulus process stim_proc: process begin setd=39。139。 wait for clk_period*100。 setd = 39。039。 wait for clk_period*100。 alarmd=39。139。 wait for clk_period*100。 yearin=2020。 wait for clk_period*800。 monthin=12。 wait for clk_period*200。 da=1。 wait for clk_period*100。 ds=1。 wait for clk_period*100。 wait。 end process。 END。 Month 模塊： library ieee。 33 use 。 entity month is port ( clkm: in std_logic。 setm: in std_logic。 alarmm: in std_logic。 ma: in integer range 1 to 12。 mts: in integer range 1 to 12。 qtm1: out integer range 1 to 12。 qtm2: out integer range 1 to 12。 clk4: out std_logic。 mx: out integer range 1 to 12。 my: out integer range 1 to 12) 。 end month。 architecture yue of month is signal qm:integer range 1 to 12。 begin process(clkm,setm,mts) begin if setm=39。139。 then if mts=0 then qm=qm。 else qm=mts。 end if。 elsif(clkm39。event and clkm=39。139。) then if(qm=12) then qm=1。 clk4=39。139。 elsif qm12 then qm=qm+1。 clk4=39。039。 end if。 end if。 end process。 process(alarmm,ma) begin if alarmm=39。139。 then mx=ma。 end if。 end process。 qtm1=qm。qtm2=qm。my=qm。 end yue。 月 testbench library ieee。 use 。 34 use 。 entity test is end test。 architecture one of test is signal clkm : std_logic:=39。039。 signal setm : std_logic:=39。039。 signal alarmm : std_logic:=39。139。 signal ma : integer :=12。 signal mts :integer :=12。 signal qtm1 : integer :=12。 signal qtm2 : integer :=12。 signal clk4 : std_logic。 signal mx : integer :=12。 signal my : integer :=12。 constant clk_period :time :=1ms。 ponent month port( clkm : in std_logic:=39。139。 setm : in std_logic:=39。139。 alarmm : in std_logic:=39。139。 ma : in integer:=12。 mts : in integer:=12。 qtm1 : out integer:=12。 qtm2: out integer:=12。 clk4 : out std_logic。 mx : out integer:=12。 my : out integer:=12)。 end ponent。 begin DUT :month port map(clkm,setm,alarmm,ma,mts,qtm1,qtm2,clk4,mx,my)。 clk_process :process begin clkm = 39。139。 wait for clk_period/2。 clkm = 39。039。 wait for clk_period/2。 end process。 35 stim_proc: process begin setm=39。139。 wait for clk_period*100。 setm = 39。039。 wait for clk_period*100。 alarmm=39。139。 wait for clk_period*100。 ma=0。 wait for clk_period*100。 mts=0。 wait for clk_period*100。 wait。 end process。 end。 Years 模塊： library ieee。 use 。 use 。 use 。 entity year is port ( clky: in std_logic。 sety: in std_logic。 alarmy: in std_logic。 ya: in integer range 2020 to 2099。設置從 2020 年到 2099 年 ys: in integer range 2020 to 2099。 qty1: out integer range 2020 to 2099。 qty2: out integer range 2020 to 2099。 yx: out integer range 2020 to 2099。 yy: out integer range 2020 to 2099) 。 end year。 architecture nian of year is signal qy:integer range 2020 to 2099。 begin process(clky,sety,ys) begin if sety=39。139。 then qy=ys。 36 elsif(clky39。event and clky=39。139。) then if(qy=2099) then qy=2020。 else qy=qy+1。 end if。 end if。 end process。 process(alarmy,ya) begin if alarmy=39。139。 then yx=ya。 end if。 end process。 qty1=qy。qty2=qy。yy=qy。 end nian。 年 testbench library ieee。 use 。 use 。 entity test is end test。 architecture one of test is signal clky : std_logic:=39。039。 signal sety : std_logic:=39。039。 signal alarmy : std_logic:=39。139。 signal ya : integer :=2020。 signal ys : integer :=2020。 signal qty1 : integer :=2020。 signal qty2 : integer :=2020。 signal clk2 : std_logic。 signal yx : integer :=2020。 signal yy : integer :=2020。 constant clk_period : time := 1ms。 ponent year port( clky : in std_logic:=39。139。 37 sety : in std_logic:=39。139。 alarmy : in std_logic:=39。139。 ya : in integer:=2020。 ys : in integer:=2020。 qty1 : out integer:=2020。 qty2: out integer:=2020。 yx : out integer:=2020。 yy : out integer:=2020)。 end ponent。 begin DUT :year port map(clky,sety,alarmy,ya,ys,qty1,qty2,yx,yy)。 clk_process :process begin clky = 39。139。 wait for clk_perio