【正文】 architecture disp_are of DISPLAY is begin process(d) begin 32 case d is when0000 =q=0111111。 when0001 =q=0000110。 when0010 =q=1011011。 when0011 =q=1001111。 when0100 =q=1100110。 when0101 =q=1101101。 when0110 =q=1111101。 when0111 =q=0100111。 when1000 =q=1111111。 when others =q=1101111。 end case。 end process。 end disp_are。 library ieee。 use 。 entity ALERT is port(m1,m0,s1,s0:in std_logic_vector(3 downto 0)。 clk:in std_logic。 q500,qlk:out std_logic)。 end ALERT。 architecture sss_arc of ALERT is begin process(clk) begin if clk39。event and clk=39。139。 then if m1=0101 and m0=1001 and s1=0101 then if s0=0001 or s0=0011 or s0=0101 or s0=0111 then q500=39。139。 else q500=39。039。 end if。 end if。 if m1=0101 and m0=1001 and s1=0101 and s0=1001 then 33 qlk=39。139。 else qlk=39。039。 end if。 end if。 end process。 end sss_arc。 =============================================================================================================================================================================================================、 、 基于 VHDL 語言的多功能數(shù)字鐘設(shè)計(jì)（有需要的拿去，最好自己驗(yàn)證下） 多功能數(shù)字鐘的主要功能如下 : 已完成功能 1. 完成時(shí)／分／秒的依次顯示并正確計(jì)數(shù)，利用六位數(shù)碼管顯示； 2. 時(shí)／分／秒各段個(gè)位滿 10 正確進(jìn)位，秒／分能做到滿 60 向前進(jìn)位，有系統(tǒng)時(shí)間清零功能； 3. 定時(shí)器：實(shí)現(xiàn)整點(diǎn)報(bào)時(shí)，通過揚(yáng)聲器發(fā)出高低報(bào)時(shí)聲音； 4. 時(shí)間設(shè)置，也就是手動(dòng)調(diào)時(shí)功能：當(dāng)認(rèn)為時(shí)鐘不準(zhǔn)確時(shí)，可以分別對分／時(shí)鐘進(jìn)行調(diào)整； 5. 鬧鐘：實(shí)現(xiàn)分 /時(shí)鬧鐘設(shè)置，在 時(shí)鐘到達(dá)設(shè)定時(shí)間時(shí)通過揚(yáng)聲器響鈴。有靜音模式。 待改進(jìn)功能： 1. 系統(tǒng)沒有萬年歷功能，正在思考設(shè)計(jì)方法。 。 library ieee。 use 。 use 。 use 。 use 。 entity CLK is port(clk0,clr,clr1,mclock,hoclock,tm,th,res,rst:in std_logic。 34 out1,out2,out3,out4,out5,out6:out std_logic_vector(3 downto 0)。 speaker:out std_logic )。 end CLK。 architecture Behavioral of CLK is signal sech,secl:std_logic_vector(3 downto 0)。 計(jì)時(shí)器，秒高低位 signal minh,minl:std_logic_vector(3 downto 0)。 計(jì)時(shí)器，分高低位 signal hh,hl:std_logic_vector(3 downto 0)。 計(jì)時(shí)器，時(shí)高低位 signal hoh,hol,mh,ml: std_logic_vector(3 downto 0)。 鬧鐘，時(shí) /分高低位 signal clk:std_logic_vector(8 downto 0)。 1HZ 時(shí)鐘信號 signal clkl:std_logic_vector(1 downto 0)。 500HZ 時(shí)鐘信號 signal thh,thl,tmh,tml: std_logic_vector(3 downto 0)。 時(shí)鐘調(diào)整，時(shí) /分高低位 signal clk1,q500,qlk,clk500,speaker1,music,a,b,c:std_logic。聲音，高音 /低音 /鬧鐘 begin process(clk0) 分頻模塊 begin if (clk039。event and clk0=39。139。) then if clkl=10 then 將 1000HZ 信號， 2分頻 clkl=00。 35 else clkl=clkl+1。 clk500=clkl(1)。 得到頻率為 500hz 信號 end if。 if clk=111110100 then 將 500HZ 信號， 500 分頻 clk=000000000。 else clk=clk+1。 end if。 clk1=clk(8)。 得到頻率為 1HZ 信號作為系統(tǒng)時(shí)鐘 end if。 end process。 process(clk1,clr) 計(jì)時(shí)器，秒模塊 begin if clr=39。139。 then sech=0000。 secl=0000。 elsif clk139。event and clk1=39。139。 then if sech=0101 and secl=1000 then secl=1001。 elsif secl1001 then secl=secl+1。 else secl=0000。 36 if sech0101 then sech=sech+1。 else sech=0000。 end if。 end if。 end if。 end process。 process(clk1,clr,sech,secl,rst) 計(jì)時(shí)器，分模塊， M60 begin if clr=39。139。 then minh=0000。 minl=0000。 elsif rst=39。139。 then rst 使能，計(jì)時(shí)器分被賦值為調(diào)整時(shí)間 minh=tmh。 minl=tml。 elsif clk139。event and clk1=39。139。 then if ((sech=0101)AND(secl=1001)) then if minh=0101 and minl=1000 then minl=1001。 elsif minl1001 then minl=minl+1。 else 37 minl=0000。 if minh0101 then minh=minh+1。 else minh=0000。 end if。 end if。 end if。 end if。 end process。 process(clk1,clr,sech,secl,minh,minl,rst) 計(jì)時(shí)器，小時(shí)模塊 M60 begin if clr=39。139。 then hh=0000。 hl=0000。 elsif rst=39。139。 then rst 使能，計(jì)時(shí)器時(shí)被賦值為調(diào)整時(shí)間 hh=thh。 hl=thl。 elsif clk139。event and clk1=39。139。 then IF((sech=0101)AND(secl=1001)AND(minh=0101)AND(minl=1001)) then if hh=0010 and hl=0011 then 模 24 計(jì)數(shù)器 38 hh=0000。 hl=0000。 elsif hl1001 then hl=hl+1。 elsif hl =1001 then hh= hh+1。 hl=0000。 end if。 end if。 end if。 end process。 process(clk1,minh,minl,sech,secl) 整點(diǎn)報(bào)時(shí)模塊 begin if clk139。event and clk1=39。139。 then if minh=0101 and minl=1001 and sech=0101 then if secl=0001 or secl=0011 or secl=0101 or secl=0111 then q500=39。139。 在 59 分 50 秒之后，每奇數(shù)秒響低音 else q500=39。039。 end if。 end if。 if minh=0101 and minl=1001 and sech=0101 and secl=1001 then qlk=39。139。 在 59 分 59 秒時(shí)，響高音 39 else qlk=39。039。 end if。 end if。 a=qlk and clk0。 高音接 1000HZ 信號 b=q500 and clk500。 低音接 500HZ 信號 speaker1=a or b。 揚(yáng)聲器發(fā)生 end process。 process(clr1,tm) 時(shí)鐘調(diào)整，分模塊 M60 begin if clr1=39。139。 then tmh=0000。 tml=0000。 elsif tm39。event and tm=39。139。 then tm沿觸發(fā) if tmh=0101 and tml=1000 then tml=1001。 elsif tml1001 then tml=tml+1。 else tml=0000。 if tmh0101 then tmh=tmh+1。 40 else tmh=0000。 end if。 end if。 end if。 end process。 process(clr1,th) 時(shí)鐘調(diào)整，小時(shí)模塊 M24 begin if clr1=39。139。 then thh=0000。 thl=0000。 elsif th39。event and th=39。139。 then th沿觸發(fā) if thh=0010 and thl=0011 then thh=0000。 thl=0000。 elsif thl1001 then thl=hl+1。 elsif thl =1001 then thh= thh+1。 thl=0000。 end if。 end if。 end process。 41 process(clr1,mclock) 鬧鐘，分模塊 M60 begin if clr1=39。139。 then mh=0000。 ml=0000。 elsif mclock39。event and mclock=39。139。 then mclock 沿觸發(fā) if mh=0101 and ml=1000 then ml=1001。 elsif ml1001 then ml=ml+1。 else ml=0000。 if mh0101 then mh=mh+1。 else mh=0000。 end if。 end if。 end if。 end process。 process(clr1,hoclock) 鬧鐘，小時(shí)模塊 M24 42 begin if clr1=39。139。 then hoh=0000。 hol=0000。 elsif hoclock39。event and hoclock=39。139。 then hoclock 沿觸發(fā) if hoh=0010 and hol=0011 then hoh=0000。 hol=0000。 elsif hol1001 then hol=hol+1。 elsif hol =1001 then hoh= hoh+1。 hol