基于vhdl語(yǔ)言的數(shù)字鐘-資料下載頁(yè)
2025-06-27 19:06本頁(yè)面
【正文】 logic_vector(6 downto 0))。end entity decl7s。architecture behave of decl7s isbeginprocess(num)begincase num is abcdefg 字形when0000=led7s=1111110。when0001=led7s=0110000。when0010=led7s=1101101。when0011=led7s=1111001。when0100=led7s=0110011。when0101=led7s=1011011。when0110=led7s=1011111。when0111=led7s=1110000。when1000=led7s=1111111。when1001=led7s=1111011。when others=null。end case。end process。end behave。 段碼譯碼模塊的仿真實(shí)現(xiàn)由圖310可以看出，此模塊是將掃描模塊的dout信號(hào)輸出的BCD碼轉(zhuǎn)換為數(shù)碼管可以顯示的段碼。如上所述功能實(shí)現(xiàn)。圖 310段碼譯碼模塊時(shí)序仿真圖圖311 整點(diǎn)報(bào)時(shí)模塊頂層設(shè)計(jì)原理圖 整點(diǎn)報(bào)時(shí)模塊VHDL程序LIBRARY ieee。use 。use 。entity bsmk isport(clk:in std_logic。 脈沖輸入，可接1Hz秒脈沖輸入，用于整點(diǎn)聲報(bào)時(shí)發(fā)出間斷報(bào)時(shí)響聲 dain:in std_logic_vector(6 downto 0)。 分鐘模塊計(jì)數(shù)輸入 speak:out std_logic。 整點(diǎn)聲報(bào)時(shí)輸出，外接蜂鳴器 lamp:out std_logic_vector(2 downto 0))。整點(diǎn)光報(bào)時(shí)輸出，可外接紅、藍(lán)、黃三個(gè)發(fā)光二極管end entity bsmk。architecture behave of bsmk issignal count:std_logic_vector(1 downto 0)。 定義內(nèi)部計(jì)數(shù)節(jié)點(diǎn)beginprocess(clk)begin speak=count(0)and clk。 整點(diǎn)時(shí)進(jìn)行聲報(bào)時(shí) if(clk39。event and clk=39。139。)then if(dain=0000000)then “0000000”（“零分”）時(shí)，即為整點(diǎn) if(count10)then count=01。 else count=count+1。 end if。 if(count=01)then lamp=001。 整點(diǎn)光報(bào)時(shí)，可接紅色發(fā)光二極管 elsif(count=10)then lamp=010。 整點(diǎn)光報(bào)時(shí)，可接綠色發(fā)光二極管 elsif(count=11)then lamp=100。 整點(diǎn)光報(bào)時(shí)，可接黃色發(fā)光二極管 end if。 else lamp=000。 count(0)=39。039。 沒(méi)到整點(diǎn)時(shí)，無(wú)聲光報(bào)時(shí)輸出 end if。 end if。end process。end behave。 整點(diǎn)報(bào)時(shí)模塊的仿真實(shí)現(xiàn)clk為脈沖輸入信號(hào)，lamp表示報(bào)警燈的信號(hào)顯示，speak表示蜂鳴器報(bào)警信號(hào)顯示。由圖312可以看出，當(dāng)clk輸入脈沖信號(hào)時(shí)，dain并沒(méi)有信號(hào)產(chǎn)生。而count開(kāi)始啟動(dòng)計(jì)數(shù)，,報(bào)時(shí)speak開(kāi)始報(bào)警，lamp閃爍顯示。，dain變?yōu)?，speak和lamp都變?yōu)榈碗娖剑ú辉賵?bào)警）。由此可以看出在dain為零時(shí)，分鐘即為零。如上所述功能實(shí)現(xiàn)。圖312 整點(diǎn)報(bào)時(shí)模塊仿真圖總結(jié)在此次的數(shù)字鐘設(shè)計(jì)過(guò)程中，最終結(jié)果與預(yù)期效果基本一致更進(jìn)一步地了解和熟悉有關(guān)數(shù)字電路的知識(shí)和具體的應(yīng)用。學(xué)會(huì)了利用MAX+PlusII硬件描述語(yǔ)言VHDL編寫(xiě)程序。并能根據(jù)仿真結(jié)果分析設(shè)計(jì)的存在的問(wèn)題和缺陷，從而進(jìn)行程序的調(diào)試和完善。此次的數(shù)字鐘設(shè)計(jì)重點(diǎn)在于報(bào)時(shí)模塊的代碼編寫(xiě)。通過(guò)這次的設(shè)計(jì)實(shí)驗(yàn)更進(jìn)一步地增強(qiáng)了實(shí)驗(yàn)的動(dòng)手能力，對(duì)數(shù)字鐘的工作與原理有了更加透徹的理解。參考文獻(xiàn)[1] 譚會(huì)生，張昌凡. EDA技術(shù)及應(yīng)用. 西安：西安電子科技大學(xué)出版社，[2] 趙曙光，郭萬(wàn)有，楊頌華.. 可編程邏輯器件原理、開(kāi)發(fā)與應(yīng)用. 西安：西安電子科技大學(xué)出版社，[3] 潘松，黃繼業(yè). EDA技術(shù)實(shí)用教程. 北京：科學(xué)出版社，[4] 李洋，張曉燕，田曉平編. EDA技術(shù)實(shí)用教程. 北京：機(jī)械工業(yè)出
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