基于fpga的數(shù)字鐘設(shè)計(jì)veriloghdl語言實(shí)現(xiàn)-資料下載頁
2024-11-08 06:25本頁面
【導(dǎo)讀】以12小時(shí)循環(huán)計(jì)數(shù)。計(jì)方法，由各個(gè)基本模塊共同構(gòu)建了一個(gè)基于FPGA的數(shù)字鐘。數(shù)據(jù)譯碼模塊、顯示以及報(bào)時(shí)模塊組成。在可編程邏輯器件上下載驗(yàn)證，本系統(tǒng)能夠完成時(shí)、分、秒的分別顯示，由按鍵輸入進(jìn)行數(shù)字鐘的清零功能。性能越來越強(qiáng)，復(fù)雜程度越來越高，更新步伐越來越快。前者以微細(xì)加工技術(shù)為代表，而后者的代表就是電子。ASIC是專用的系統(tǒng)集成。電路，是一種帶有邏輯處理的加速處理器。而FPGA是特殊的ASIC芯。入是與軟件結(jié)構(gòu)密切相關(guān)的過程。應(yīng)的鍵值，以實(shí)現(xiàn)按鍵功能程序的轉(zhuǎn)移。諸如定時(shí)自動(dòng)報(bào)警、定時(shí)啟閉電路、定時(shí)開關(guān)。是以鐘表數(shù)字化為基礎(chǔ)的。因此，研究數(shù)字鐘及擴(kuò)大其應(yīng)用，有著非常。代計(jì)算機(jī)技術(shù)，提高產(chǎn)品的自動(dòng)化程度和競爭力，縮短研發(fā)周期。并通過數(shù)碼管動(dòng)態(tài)顯示計(jì)時(shí)結(jié)果。以大大縮短設(shè)計(jì)時(shí)間，減少PCB面積，提高系統(tǒng)的可靠性。
【正文】 339。b000:begin mseg=ma。 outb=339。b000。 end 339。b001:begin mseg=mb。 outb=339。b001。 end 339。b010:begin mseg=mc。 outb=339。b010。 end 339。b011:begin mseg=md。 outb=339。b011。 end 339。b100:begin mseg=me。 outb=339。b100。 end 339。b101:begin mseg=mf。 outb=339。b101。 end default:begin outb=339。b110。 mseg=0。 end endcase end 顯示模塊 本系統(tǒng) 選擇 74138 作為顯示譯碼電路 ， 選擇 數(shù)碼管 作為顯示單元電 路。計(jì)數(shù)器實(shí)現(xiàn)了對時(shí)間的累計(jì)并輸送到 動(dòng)態(tài)掃描模塊，再由其輸出的端送到 7138， 再由數(shù)碼管顯示出來。 always@(mseg) begin //動(dòng)態(tài)顯示 case(mseg) 439。b0001: outa=839。b00000110。 439。b0010: outa=839。b01011011。 439。b0011: outa=839。b01001111。 439。b0100: outa=839。b01100110。 439。b0101: outa=839。b01101101。 439。b0110: outa=839。b01111101。 439。b0111: outa=839。b00000111。 439。b1000: outa=839。b01111111。 439。b1001: outa=839。b01101111。 439。b0000: outa=839。b00111111。 439。b1010: outa=839。b01110111。 439。b1011: outa=839。b01111100。 439。b1100: outa=839。b00111001。 439。b1101: outa=839。b01011110。 439。b1110: outa=839。b01111001。 439。b1111: outa=839。b01110001。 default: outa=839。b00111111。 endcase end 將設(shè)計(jì)程序下載到實(shí)驗(yàn)箱上運(yùn)行調(diào)試后，最終結(jié)果與預(yù)期效果基本一致，時(shí)、分、秒能夠正常計(jì)數(shù)分別顯示。 在此次的數(shù)字鐘設(shè)計(jì)過程中，更進(jìn)一步地熟悉有關(guān)數(shù)字電路的知識(shí)和具體應(yīng)用。學(xué)會(huì)了 QuarterII 軟件進(jìn)行原理圖的繪制，硬件描述語言VerilogHDL 的編寫，程序的仿真等工作。并能根據(jù)仿真結(jié)果分析設(shè)計(jì)的存在的問題和缺陷，從而進(jìn)行程序的調(diào)試和完善。 附錄： RTL 視圖： 引腳分配： 實(shí)驗(yàn)現(xiàn)象 ：
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