史上最全的多功能數(shù)字電子鐘eda技術(shù)課程設(shè)計(jì)報(bào)告veriloghdl語(yǔ)言實(shí)現(xiàn)-資料下載頁(yè)
2024-11-10 04:07本頁(yè)面
【導(dǎo)讀】EDA技術(shù)課程設(shè)計(jì)報(bào)告。多功能數(shù)字電子鐘。制作時(shí)間：2020年11月1日
【正文】 //否則不報(bào)時(shí)。 bshi=0。 end 21 endmodule （ 2）仿真波形如下： 圖 44 由仿真波形圖看出，當(dāng)為 59分 51秒、 53秒、 55秒、 57秒時(shí)，以低音報(bào)時(shí)，當(dāng)為 59分 59秒時(shí)，以高音報(bào)時(shí)。驗(yàn)證了本模塊的邏輯功能正確。 （ 3） 正點(diǎn)報(bào)時(shí)模塊打包 圖 45 時(shí)段控制 路燈亮滅模塊 （ 1） 時(shí)段控制 路燈亮滅 功能電路 Verilog 語(yǔ)言描述 module sdkz(h,sk)。 input [7:0]h。 output sk。 reg sk。 22 always@(h) begin if((h=5)||(h=19)) //從 19點(diǎn)到凌晨 5點(diǎn)時(shí)， sk=1。 //路燈點(diǎn)亮。 else sk=0。 //路燈熄滅。 end endmodule （ 2）仿真波形如下： 圖 46 由仿真波形圖看出從 6點(diǎn)到 18 點(diǎn)，路燈滅，從 19 點(diǎn)到凌晨 5點(diǎn)（包括 5 點(diǎn)），路燈點(diǎn)亮，驗(yàn)證了本模塊邏輯功能的正確性。 （ 3） 時(shí)段控制 路燈亮滅模塊打包 圖 47 分頻模塊 分頻模塊打包如下： 圖 48 譯碼模塊 23 譯碼模塊打包如下： 圖 49 〝 秒 〞 〝 分 〞 〝 小時(shí) 〞 計(jì)時(shí)單元功能電路模塊 （ 1） 接線圖 圖 50 （ 2） 仿真波形圖 圖 51 24 不加分頻、譯碼模塊的頂層文件 （ 1）接線圖： 圖 52 （ 2）仿真 波形： 圖 53 25 1 完整的數(shù)字鐘總接線圖 圖 54 四、聯(lián)機(jī)操作 打開 Quartus II ，點(diǎn)擊 File/open project,打開最終的頂層文件，在彈出的提示框中點(diǎn)擊 yes，如圖 55，雙擊頂層文件（我的是 final_clock),打開主接線圖，如圖 56右邊所示。 圖 55 圖 56 26 指定目標(biāo)器件，方法如圖 57所示。 圖 57 選定芯片系列 設(shè)置 Family:Cydone IV E時(shí)，在彈出的對(duì)話框（如圖 58）中點(diǎn)擊 OK，其他設(shè)置如圖 59所示，選擇型號(hào)（ EP4CE115F29C7），點(diǎn)擊 OK。 圖 58 圖 59 分配引腳 導(dǎo)入引腳文件，如圖 60，選定引腳文件，如圖 61. 27 圖 60 圖 61 編譯 單擊 ，編譯。編譯無(wú)誤后（如圖 62），便可下載。 圖 62 下載 將 DE2開發(fā)板 與 PC機(jī)接好，裝好驅(qū)動(dòng)，打開電源，單擊 ，打開下載窗口，如圖 63。 圖 63 這里要注意 Hardware setup后是否顯示 usbblaster，如果沒(méi)有，單擊 Hardware setup，選擇 usbblaster， 28 然后單擊 ，開始下載，當(dāng)下載進(jìn)度到 100%（如圖 64），下載成功，就可以根據(jù)設(shè)計(jì)情況，在開發(fā)板上驗(yàn)證功能。 圖 64 DE2開發(fā)板上的一些具體設(shè)置 29 課設(shè)心得 這次課程設(shè)計(jì)雖然只有短短的幾天，但我的收獲卻很大。通過(guò)這次課程設(shè)計(jì)，我掌握了 EDA 設(shè)計(jì)的基本流程（即設(shè)計(jì)輸入 — 編譯 — 調(diào)試 — 仿真 — 下載），領(lǐng)會(huì)了自頂而 下結(jié)構(gòu)化設(shè)計(jì)的優(yōu)點(diǎn)，并具備了初步的 EDA 程序設(shè)計(jì)能力。 我感覺(jué)，這個(gè)程序最難的地方在于頂層模塊的設(shè)計(jì)，因?yàn)轫攲幽K需要將各個(gè)子模塊按照電路原理有機(jī)地結(jié)合起來(lái)，這需要扎實(shí)的理論功底，而這正是我所欠缺的。相比而言，子模塊的設(shè)計(jì)就容易多了，因?yàn)?Verilog 語(yǔ)言和 C 語(yǔ)言有很多相似之處，只要明白了實(shí)驗(yàn)原理，就不難完成，水平的高下只體現(xiàn)在程序的簡(jiǎn)潔與否。 在實(shí)際操作中，從系統(tǒng)的設(shè)計(jì)到最終系統(tǒng)的調(diào)試，祝 宏 老師都給予了諸多幫助，使我得到不少的提高。特別是 在聯(lián)機(jī)下載時(shí)，由于 FPGA 設(shè)計(jì)中存在毛刺，所以即便前面的任何操作準(zhǔn)確無(wú)誤，仍然得不到預(yù)期的實(shí)驗(yàn)結(jié)果，這時(shí)祝老師建議在線路中加了一個(gè) 7474的模塊用于消除毛刺，在聽(tīng)取祝老師的建議后，果然，問(wèn)題迎刃而解，故 再次 感謝祝老師 耐心的指導(dǎo)和幫助。 這次實(shí)習(xí)，給我感觸最深的還是行為態(tài)度問(wèn)題。人的能力有大有小，但只要端正態(tài)度，不拋棄，不放棄，任何人都能取得令自己滿意的成績(jī)。在此，我由衷的感謝在這次課程設(shè)計(jì)中給了我巨大幫助的老師和同學(xué)們！ 參考文獻(xiàn) 【 1】數(shù)字系統(tǒng)設(shè)計(jì)與 Verilog HDL（第三版） 王金明 電子工 藝出版社 【 2】電子線路實(shí)驗(yàn)設(shè)計(jì)仿真講義 華中科技大學(xué)文華學(xué)院信息學(xué)部電子技術(shù)實(shí)驗(yàn)室 Verilog HDL 仿真文件下載地址：
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