脈沖與數(shù)字電路課程設(shè)計報告--基于fpga的數(shù)字鐘-資料下載頁
2024-11-16 17:48本頁面
【導讀】的一個重要方向。數(shù)字鐘具有其突出的可隨時控制調(diào)節(jié)時間、計時精確等優(yōu)勢和。特點，被廣泛地應用于社會生活的各個方面。本設(shè)計就是通過應用生活生產(chǎn)中常。見的邏輯電路元件設(shè)計出具有計時和調(diào)時功能的數(shù)字鐘。設(shè)計、軟件設(shè)計和下載調(diào)試。在設(shè)計過程中要處理好以下幾個關(guān)鍵方面：各種計。計數(shù)器的設(shè)計關(guān)系到時鐘計時的進位與。最后，利用QUARTUSⅡ仿真設(shè)計軟件
【正文】 于正常計時的相應程序： 洛陽理工學院課程設(shè)計報告 9 校時模塊 校時原理 當數(shù)字鐘出現(xiàn)誤差時，必須對時間進行校正，通常稱為“校時”。校時是電子時鐘應該具備的基本功能，一般要求能對時、分進行校正，并能進行復位，即清零。 校時電 路的設(shè)計要求是：在進行“時”校正時，不影響“分”和“秒”的正常計數(shù)；在進行“分”校正時，不影響“時”和“秒”的正常計數(shù)；在進行“清零”操作時，時、分、秒全部歸零。為此可以設(shè)置 CLR、 EN和 INC 3 個開關(guān)作為清零、暫停和置數(shù)的校時控制開關(guān)。 根據(jù)時間誤差的大小，校時方法為：采用單脈沖進行手動校時，撥動相應的校時開關(guān)后，每按一次單脈沖按鈕相應的計數(shù)器增 1。具體如下： 1 在校正小時時，每按一次調(diào)節(jié)按鈕，小時會在當前基礎(chǔ)上加 1，當小時達到 23 時，小時會清 0。 1. 在校正分鐘時，每按一次調(diào)節(jié)按鈕，分鐘會在當前基 礎(chǔ)上加 1，當分鐘達到 59 時，分鐘會清 0。 2. 在校正秒時，每按一次調(diào)整按鈕，秒會在當前基礎(chǔ)上加 1，當秒達到 59時，秒會清 0. 校時模塊的相應程序 下圖是整個設(shè)計的狀態(tài)控制中關(guān)于校時的相應程序： 洛陽理工學院課程設(shè)計報告 10 顯示模塊 顯示模塊原理 該設(shè)計是由數(shù)碼管顯示的，共需要六個數(shù)碼管，其中兩位顯示時，兩位顯示分，最后兩位顯示秒。該部分同樣是由 VHDL 語言操作的，分為三個部分：計數(shù)的十進制轉(zhuǎn) BCD 碼、數(shù)碼管動態(tài)掃描及計數(shù)和數(shù)碼管 7 段譯碼。 在這個環(huán)節(jié)中，要特別分清楚數(shù)碼管的段選和位選，并對它們進行 相應轉(zhuǎn)換，并理解其中的轉(zhuǎn)換方式。 顯示模塊相應程序 BCD 碼 下圖是其中關(guān)于秒計數(shù)的十進制轉(zhuǎn) BCD 碼的程序： 洛陽理工學院課程設(shè)計報告 11 3. 數(shù)碼管動態(tài)掃描及計數(shù) 下圖為數(shù)碼管動態(tài)掃描及計數(shù)的相關(guān)程序： 洛陽理工學院課程設(shè)計報告 12 7 段譯碼 程序如下： 洛陽理工學院課程設(shè)計報告 13 第 5 章 系統(tǒng)調(diào)試及性能分析 仿真波形 仿真波形 在 Quartus2 開發(fā) 環(huán)境中，進行波形仿真。由于對系統(tǒng)時鐘分頻系數(shù)較大，在軟件中的仿真不易實現(xiàn)，故將分頻系數(shù)適當改小來仿真其邏輯功能。 正常計數(shù)時 state 為“ 00”，此 時的功能仿真結(jié)果如下圖所示： 圖 3 仿真波形圖 引腳分配 引腳分配 硬件選用 ALTERA 公司的 Cyclone 系列的 EP1C6Q240CB，引腳分配如下圖所示： 洛陽理工學院課程設(shè)計報告 14 圖 4 引腳分配圖 下載和調(diào)試 下載驗證 下載驗證：選 QUARTUSⅡ菜單 Tools→ Programmer→ Hardwave Setup→ USBBlaster→ Program/Configure 復選框→ Start，如圖 45 所示。當點擊Start 后， 便進行 下載到 KH3100 試驗箱中，下載完畢即可看到實驗的結(jié)果。 洛陽理工學院課程設(shè)計報告 15 圖 5 下載驗證 調(diào)試 進行 下載驗證之后，發(fā)現(xiàn)實驗結(jié)果有錯誤，則進行調(diào)試環(huán)節(jié)。在此環(huán)節(jié)需要分析實驗錯誤原因，再進行相應修改，重復下載驗證的步驟，直到實驗結(jié)果成功為止。 設(shè)計過程中遇到的問題及解決方案 ，出現(xiàn)這樣的情況：仿真時點擊“ Start”后，直接進度為 49%，接著就進行得很慢，等很長時間，還是沒有進度。 解決方案：將仿真的“ end time”調(diào)得相對短些，另外將設(shè)計中分頻系數(shù)適當改小，則可以解決該問題 。 ，出現(xiàn)的數(shù)碼管顯示比較混亂，通過仔細觀察，發(fā)現(xiàn)是數(shù)碼管段選設(shè)置顛倒了，經(jīng)引腳重新分配之后，再重新下載驗證，實驗成功。 結(jié) 論： 通過本次試驗，我了解到 VHDL 硬件描述語言的相了解到 h 編程環(huán)境和 QUARTUSⅡ仿真環(huán)境 。 在實驗的過程中出現(xiàn)仿真速度過慢經(jīng)過與同學的探討，將 endtime 調(diào)得相對短些，并且將設(shè)計程序 中的分頻系數(shù)適當改小，再進行仿真，進度加快了很多。 通過此次的課程設(shè)計，我對 FPGA 有了更深的了解，并且具有了實驗過程中發(fā)現(xiàn)問題、分析問題和解決問題的科學研究態(tài) 度。我理解了數(shù)字鐘系統(tǒng)各模塊的工作原理。并在設(shè)計過程中我認識到了理論與實際相結(jié)合，基礎(chǔ)實驗與綜合技能訓練相結(jié)合的學習方法，但操作能力有待提高，在以后的實踐中 ， 我 會 努 力 的 有 意 提 高 自 己 的 提 高 自 己 的 動 手 操 作 能 力 。 參考文獻 ： 周潤景、圖雅、張麗敏 . 基于 QuartusⅡ的 FPGA/CPLD 數(shù)字系統(tǒng)設(shè)計實例北京 : 電子工業(yè)出版社， ⑨ ⑩ ⑩ 洛陽理工學院課程設(shè)計報告 16 洛陽理工學院課程設(shè)計報告 17
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