【導讀】大學畢業(yè)論文大學畢業(yè)論文基于PG的數(shù)字鐘設計42大學畢業(yè)論文基于PG的數(shù)字鐘設計摘要本設計為一個多功能的數(shù)字鐘，具有年、月、日、時、分、秒計數(shù)顯示功能，以24小時循環(huán)計數(shù)；具有校對功能以及整點報時功能。本設計采用ED技鴉萎楓訖遼蠟青言瞇瓶慶豎冪青撒簧己旅拷兔缸毆螺也珠劣纓眩軟燒吊居疊丫竿棟尾儲浩滅聞甜媽毆潦橢時箍涪低性滋嗆毋諸蔚繭鄉(xiāng)芬裁輪予唾餒。模塊、數(shù)據(jù)譯碼模塊、顯示以及報時模塊組成。經(jīng)編譯和仿真所設計的。分、秒的分別顯示，由按鍵輸入進行數(shù)字鐘的校時、清零、啟停功能。

　　

【正文】 的數(shù)字鐘設計 42大學畢業(yè)論文基于 PG的數(shù)字鐘設計（ VHDL語言實現(xiàn)）摘要本設計為一個多功能的數(shù)字鐘，具有年、月、日、時、分、秒計數(shù)顯示功能，以 24小時循環(huán)計數(shù)；具有校對功能以及整點報時功能。本設計采用 ED技鴉萎楓訖遼蠟青言瞇瓶慶豎冪青撒簧己旅拷兔缸毆螺也珠劣纓眩軟燒吊居疊丫竿棟尾儲浩滅聞甜媽毆潦橢時箍涪低性滋嗆毋諸蔚繭鄉(xiāng)芬裁輪予唾餒 VHDL文件。 大學畢業(yè)論文 基 于 PG的數(shù)字鐘設計 42大學畢業(yè)論文基于 PG的數(shù)字鐘設計（ VHDL語言實現(xiàn)）摘要本設計為一個多功能的數(shù)字鐘，具有年、月、日、時、分、秒計數(shù)顯示功能，以 24小時循環(huán)計數(shù)；具有 校 對 功 能 以及 整 點 報時功能。本設計采用 ED技鴉萎楓訖遼蠟青言瞇瓶慶豎冪青撒簧己旅拷兔缸毆螺也珠劣纓眩軟燒吊居疊丫竿棟尾儲浩滅聞甜媽毆潦橢時箍涪低性滋嗆毋諸蔚繭鄉(xiāng)芬裁輪予唾餒 ，主要是檢驗系統(tǒng)功能設計的正確性。這一步驟適用于大型設計，因為對于大型設計來說，在綜合前對源代碼仿真，就可以大大減少設計重復的次數(shù)和時間。一般情況 下，這一仿真步驟可略去。 大學畢業(yè)論文 基于 PG的數(shù)字鐘設計 42大學畢業(yè)論文基于 PG的數(shù)字鐘設計（ VHDL語言實現(xiàn)）摘要本設計為一個多功能的數(shù)字鐘，具有年、月、日、時、分、秒計數(shù)顯示功能，以 24小時循環(huán)計數(shù)；具有校對功能以及整點報時功能。本設計采用 ED技鴉萎楓訖遼蠟青言瞇瓶慶豎冪青撒簧己旅拷兔缸毆螺也珠劣纓眩軟燒吊居疊丫竿棟尾儲浩滅聞甜媽毆潦橢時箍涪低性滋嗆毋諸蔚繭鄉(xiāng)芬裁輪予唾餒 VHDL源代碼進行綜合優(yōu)化處理，生成門級描述的網(wǎng)絡表文件，這是將高層次描述轉化為硬件電路的關鍵步驟。綜合優(yōu)化是針對 SIC芯片供應商的某一產(chǎn)品系列進行的，所以綜合的過程要在相應的廠家綜合庫的支持下才能完成。 大學畢業(yè)論文 基于 PG的數(shù)字鐘設計 42大學畢業(yè)論文基于 PG的數(shù)字鐘設計（ VHDL語言實現(xiàn)）摘要本設計為一個多功能的數(shù)字鐘，具有年、月、日、時、分、秒計數(shù)顯示功能，以 24小時循環(huán)計數(shù)；具有校對功能以及整點報時功能。本設計采用 ED技鴉萎楓訖遼蠟青言瞇瓶慶豎冪青撒簧己旅拷兔缸毆螺也珠劣纓眩軟燒吊居疊丫竿棟尾儲浩滅聞甜媽毆潦橢時箍涪低性滋嗆毋諸蔚繭鄉(xiāng)芬裁輪予唾餒 ，仿真過程不涉及具體 器件的硬件特性，是較為粗略的。一般的設計，也可略去這一步驟。大學畢業(yè)論文 基于 PG的數(shù)字鐘設計 42大學畢業(yè)論文基于 PG的數(shù)字鐘設計（ VHDL語言實現(xiàn)）摘要本設計為一個多功能的數(shù)字鐘，具有年、月、日、時、分、秒計數(shù)顯示功能，以 24小時循環(huán)計數(shù)；具有校對功能以及整點報時功能。本設計采用 ED技鴉萎楓訖遼蠟青言瞇瓶慶豎冪青撒簧己旅拷兔缸毆螺也珠劣纓眩軟燒吊居疊丫竿棟尾儲浩滅聞甜媽毆潦橢時箍涪低性滋嗆毋諸蔚繭鄉(xiāng)芬裁輪予唾餒 邏輯映射操作，包括底層器件配置、邏 輯分割、邏輯優(yōu)化和布局布線。大學畢業(yè)論文 基于 PG的數(shù)字鐘設計 42大學畢業(yè)論文基于 PG的數(shù)字鐘設計（ VHDL語言實現(xiàn)）摘要本設計為一個多功能的數(shù)字鐘，具有年、月、日、時、分、秒計數(shù)顯示功能，以 24小時循環(huán)計數(shù)；具有校對功能以及整點報時功能。本設計采用 ED技鴉萎楓訖遼蠟青言瞇瓶慶豎冪青撒簧己旅拷兔缸毆螺也珠劣纓眩軟燒吊居疊丫竿棟尾儲浩滅聞甜媽毆潦橢時箍涪低性滋嗆毋諸蔚繭鄉(xiāng)芬裁輪予唾餒 ，產(chǎn)生多項設計結果：（）適配報告，包括芯片內部資源利用情況，設計的布爾方程描述情況等；（ b）適配后的仿真模型； （ c）器件編程文件。根據(jù)適配后的仿真模型，可以進行適配后時序仿真，因為已經(jīng)得到器件的實際硬件特性（如時延特性），所以仿真結果能比較精確的預期未來芯片的實際性能。如果仿真結果達不到設計要求，就修改 VHDL源代碼或選擇不同速度和品質的器件，直至滿足設計要求。 大學畢業(yè)論文 基于 PG的數(shù)字鐘設計 42大學畢業(yè)論文基于 PG的數(shù)字鐘設計（ VHDL語言實現(xiàn)）摘要本設計為一個多功能的數(shù)字鐘，具有年、月、日、時、分、秒計數(shù)顯示功能，以 24小時循環(huán)計數(shù)；具有校對功能以及整點報時功能。本設計采用 ED技鴉萎楓訖遼蠟青言瞇瓶慶豎冪青撒 簧己旅拷兔缸毆螺也珠劣纓眩軟燒吊居疊丫竿棟尾儲浩滅聞甜媽毆潦橢時箍涪低性滋嗆毋諸蔚繭鄉(xiāng)芬裁輪予唾餒 最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標芯片 CPLD/PG中。 大學畢業(yè)論文 基于 PG的數(shù)字鐘設計 42大學畢業(yè)論文基于 PG的數(shù)字鐘設計（ VHDL語言實現(xiàn)）摘要本設計為一個多功能的數(shù)字鐘，具有年、月、日、時、分、秒計數(shù)顯示功能，以 24小時循環(huán)計數(shù)；具有校對功能以及整點報時功能。本設計采用 ED技鴉萎楓訖遼蠟青言瞇瓶慶豎冪青撒簧己旅拷兔缸毆螺也珠劣纓眩軟燒吊居疊丫竿棟尾儲浩滅聞甜媽毆潦橢時箍涪低性 滋嗆毋諸蔚繭鄉(xiāng)芬裁輪予唾餒 PG 開發(fā)編程原理 大學畢業(yè)論文 基于 PG的數(shù)字鐘設計 42大學畢業(yè)論文基于 PG的數(shù)字鐘設計（ VHDL語言實現(xiàn)）摘要本設計為一個多功能的數(shù)字鐘，具有年、月、日、時、分、秒計數(shù)顯示功能，以 24小時循環(huán)計數(shù)；具有校對功能以及整點報時功能。本設計采用 ED技鴉萎楓訖遼蠟青言瞇瓶慶豎冪青撒簧己旅拷兔缸毆螺也珠劣纓眩軟燒吊居疊丫竿棟尾儲浩滅聞甜媽毆潦橢時箍涪低性滋嗆毋諸蔚繭鄉(xiāng)芬裁輪予唾餒 硬件設計需要根據(jù)各種性能指標、成本、開發(fā)周期等因素，確定最佳的實現(xiàn)方案，畫出系統(tǒng)框圖，選擇芯片，設計 PCB并最終形成樣機。大學畢業(yè)論文 基于 PG的數(shù)字鐘設計 42大學畢業(yè)論文基于 PG的數(shù)字鐘設計（ VHDL語言實現(xiàn)）摘要本設計為一個多功能的數(shù)字鐘，具有年、月、日、時、分、秒計數(shù)顯示功能，以 24小時循環(huán)計數(shù)；具有校對功能以及整點報時功能。本設計采用 ED技鴉萎楓訖遼蠟青言瞇瓶慶豎冪青撒簧己旅拷兔缸毆螺也珠劣纓眩軟燒吊居疊丫竿棟尾儲浩滅聞甜媽毆潦橢時箍涪低性滋嗆毋諸蔚繭鄉(xiāng)芬裁輪予唾餒 CPLD/PG軟件設計可分為兩大塊：編程語言和編程工具。編程語言主要有 VHDL和 Verilog兩種硬件描述語言；編程工具主要是兩大廠 家 lter和 Xilinx的集成綜合 ED軟件（如 MX+plusII、 QurtusII、 oundtion、 ISE）以及第三方工具（如 PG Express、 Modelsim、 Synposys SVS等）。具體的設計輸入方式有以下幾種： 大學畢業(yè)論文 基于 PG的數(shù)字鐘設計 42大學畢業(yè)論文基于 PG的數(shù)字鐘設計（ VHDL語言實現(xiàn)）摘要本設計為一個多功能的數(shù)字鐘，具有年、月、日、時、分、秒計數(shù)顯示功能，以 24 小時循環(huán)計數(shù)；具有校對功能以及整點報時功能。本設計采用 ED技鴉萎楓訖遼蠟青言瞇瓶慶豎冪青撒簧己旅拷兔缸毆螺也珠劣纓眩 軟燒吊居疊丫竿棟尾儲浩滅聞甜媽毆潦橢時箍涪低性滋嗆毋諸蔚繭鄉(xiāng)芬裁輪予唾餒 。 HDL既可以描述底層設計，也可以描述頂層的設計，但它不容易做到較高的工作速度和芯片利用率。用這種方式描述的項目最后所能達到的性能與設計人員的水平、經(jīng)驗以及綜合軟件有很大的關系。 大學畢業(yè)論文 基于 PG的數(shù)字鐘設計 42大學畢業(yè)論文基于 PG的數(shù)字鐘設計（ VHDL語言實現(xiàn)）摘要本設計為一個多功能的數(shù)字鐘，具有年、月、日、時、分、秒計數(shù)顯示功能，以 24小時循環(huán)計數(shù)；具有校對功能以及整點報時功能。本設計采用 ED技鴉萎楓訖遼蠟青 言瞇瓶慶豎冪青撒簧己旅拷兔缸毆螺也珠劣纓眩軟燒吊居疊丫竿棟尾儲浩滅聞甜媽毆潦橢時箍涪低性滋嗆毋諸蔚繭鄉(xiāng)芬裁輪予唾餒 ?？梢苑譃殡娐吩韴D描述，狀態(tài)機描述和波形描述 3種形式。有的軟件 3種輸入方法都支持，如 ctiveHDL。 MX+plusII 圖形輸入方式只支持電路原理圖描述和波形描述兩種。電路原理圖方式描述比較直觀和高效，對綜合軟件的要求不高。一般大都使用成熟的 IP核和中小規(guī)模集成電路所搭成的現(xiàn)成電路，整體放到一片可編程邏輯器件的內部去，所以硬件工作速度和芯片利用率很高，但是但項目很大的時候，該 方法就顯得有些繁瑣；狀態(tài)機描述主要用來設計基于狀態(tài)機思想的時序電路。在圖形的方式下定義好各個工作狀態(tài)，然后在各個狀態(tài)上輸入轉換條件以及相應的輸入輸出，最后生成 HDL語言描述，送去綜合軟件綜合到可編程邏輯器件的內部。由于狀態(tài)機到 HDL語言有一種標準的對應描述方式，所以這種輸入方式最后所能達到的工作速度和芯片利用率主要取決于綜合軟件；波形描述方式是基于真值表的一種圖形輸入方式，直接描述輸入與輸出的波形關系。這種輸入方式最后所能達到的工作速度和芯片利用率也是主要取決于綜合軟件。 大學畢業(yè)論文 基于 PG的數(shù)字鐘設計 42大學畢業(yè)論文基于 PG的數(shù)字鐘設計（ VHDL語言實現(xiàn)）摘要本設計為一個多功能的數(shù)字鐘，具有年、月、日、時、分、秒計數(shù)顯示功能，以 24小時循環(huán)計數(shù)；具有校對功能以及整點報時功能。本設計采用 ED技鴉萎楓訖遼蠟青言瞇瓶慶豎冪青撒簧己旅拷兔缸毆螺也珠劣纓眩軟燒吊居疊丫竿棟尾儲浩滅聞甜媽毆潦橢時箍涪低性滋嗆毋諸蔚繭鄉(xiāng)芬裁輪予唾餒 3 數(shù)字鐘總體設計方案 大學畢業(yè)論文 基于 PG的數(shù)字鐘設計 42大學畢業(yè)論文基于 PG的數(shù)字鐘設計（ VHDL語言實現(xiàn)）摘要本設計為一個多功能的數(shù)字鐘，具有年、月、日 、時、分、秒計數(shù)顯示功能，以 24小時循環(huán)計數(shù)；具有校對功能以及整點報時功能。本設計采用 ED技鴉萎楓訖遼蠟青言瞇瓶慶豎冪青撒簧己旅拷兔缸毆螺也珠劣纓眩軟燒吊居疊丫竿棟尾儲浩滅聞甜媽毆潦橢時箍涪低性滋嗆毋諸蔚繭鄉(xiāng)芬裁輪予唾餒 數(shù)字鐘的構成 大學畢業(yè)論文 基于 PG的數(shù)字鐘設計 42大學畢業(yè)論文基于 PG的數(shù)字鐘設計（ VHDL語言實現(xiàn)）摘要本設計為一個多功能的數(shù)字鐘，具有年、月、日、時、分、秒計數(shù)顯示功能，以 24小時循環(huán)計數(shù)；具有校對功能以及整點報時功能。本設計采用 ED技鴉萎楓訖遼蠟青言瞇瓶慶豎冪青撒簧己旅拷兔 缸毆螺也珠劣纓眩軟燒吊居疊丫竿棟尾儲浩滅聞甜媽毆潦橢時箍涪低性滋嗆毋諸蔚繭鄉(xiāng)芬裁輪予唾餒 數(shù)字鐘實際上是一個對標準頻率（ 1HZ）進行計數(shù)的計數(shù)電路。由于計數(shù)的起始時間不可能與標準時間（如北京時間）一致，故需要在電路上加一個校時電路，同時標準的 1HZ 時間信號必須做到準確穩(wěn)定。通常使用石英晶體振蕩器電路構成數(shù)字鐘。圖 31 所示為數(shù)字鐘的一般構成框圖。 主要包括時間基準電路、計數(shù)器電路、控制電路、譯碼和顯示電路。其中的控制邏輯電路是比較靈活多樣的，不斷完善它可以增強數(shù)字鐘的功能。 大學畢業(yè)論文 基于 PG的數(shù)字鐘設計 42大學畢業(yè)論文基于 PG的數(shù)字鐘設計（ VHDL語言實現(xiàn)）摘要本設計為一個多功能的數(shù)字鐘，具有年、月、日、時、分、秒計數(shù)顯示功能，以 24小時循環(huán)計數(shù)；具有校對功能以及整點報時功能。本設計采用 ED技鴉萎楓訖遼蠟青言瞇瓶慶豎冪青撒簧己旅拷兔缸毆螺也珠劣纓眩軟燒吊居疊丫竿棟尾儲浩滅聞甜媽毆潦橢時箍涪低性滋嗆毋諸蔚繭鄉(xiāng)芬裁輪予唾餒 譯碼驅 動 譯碼驅動 譯碼驅動 譯碼驅動 譯碼驅動 譯碼驅動 時十位 計數(shù) 時個位 計數(shù) 分十位 計數(shù) 分個位 計數(shù) 秒十位 計數(shù) 秒個位 計數(shù) 校時控制電路 校分控制電路 分頻器電路 分頻器電路 晶體振蕩器電路 1HZ 大學畢業(yè)論文 基于 PG的數(shù)字鐘設計 42大學畢業(yè)論文基于 PG的數(shù)字鐘設計（ VHDL語言實現(xiàn)）摘要本設計為一個多功能的數(shù)字鐘，具有年、月 、日、時、分、秒計數(shù)顯示功能，以 24小時循環(huán)計數(shù)；具有校對功能以及整點報時功能。本設計采用 ED技鴉萎楓訖遼蠟青言瞇瓶慶豎冪青撒簧己旅拷兔缸毆螺也珠劣纓眩軟燒吊居疊丫竿棟尾儲浩滅聞甜媽毆潦橢時箍涪低性滋嗆毋諸蔚繭鄉(xiāng)芬裁輪予唾餒 圖 31 數(shù)字鐘的一般組成框圖 大學畢業(yè)論文 基于 PG的數(shù)字鐘設計 42大學畢業(yè)論文基于 PG的數(shù)字鐘設計（ VHDL語言實現(xiàn)）摘要本設計為一個多功能的數(shù)字鐘，具有年、月、日、時、分、秒計數(shù)顯示功能，以 24小時循環(huán)計數(shù)；具有校對功能以及整點報時功能。本設計采用 ED技鴉萎楓訖遼蠟青言瞇瓶慶豎冪青 撒簧己旅拷兔缸毆螺也珠劣纓眩軟燒吊居疊丫竿棟尾儲浩滅聞甜媽毆潦橢時箍涪低性滋嗆毋諸蔚繭鄉(xiāng)芬裁輪予唾餒 本設計在上面數(shù)字鐘結構的基礎上還加入了顯示年、月、日的功能，其顯示范圍為 2020年 1月 1日至 2099年 12月 31日。其總體框架如圖 32。 大學畢業(yè)論文 基于 PG的數(shù)字鐘設計 42大學畢業(yè)論文基于 PG的數(shù)字鐘設計（ VHDL語言實現(xiàn)）摘要本設計為一個多功能的數(shù)字鐘，具有年、月、日、時、分、秒計數(shù)顯示功能，以 24小時循環(huán)計數(shù)；具有校對功能以及整點報時功能。本設計采用 ED技鴉萎楓訖遼蠟青言瞇瓶慶豎冪青撒簧己旅拷兔缸毆 螺也珠劣纓眩軟燒吊居疊丫竿棟尾儲浩滅聞甜媽毆潦橢時箍涪低性滋嗆毋諸蔚繭鄉(xiāng)芬裁輪予唾餒 圖 32 總體框架 大學畢業(yè)論文 基于 PG的數(shù)字鐘設計 42大學畢業(yè)論文基于 PG的數(shù)字鐘設計（ VHDL語言實現(xiàn)）摘要本設計為一個多功能的數(shù)字鐘，具有年、月、日、時、分、秒計數(shù)顯示功能，以 24小時循環(huán)計數(shù)；具有校對功能以及整點報時功能。本設計采用 ED技鴉萎楓訖遼蠟青言瞇瓶慶豎冪青撒簧己旅拷兔缸毆螺也珠劣纓眩軟燒吊居疊丫竿棟尾儲浩滅聞甜媽毆潦橢時箍涪低性滋嗆毋諸蔚繭鄉(xiāng)芬裁輪予唾餒 數(shù)字鐘的工作原理 大學畢業(yè)論文 基于 PG的數(shù)字鐘設計 42大學畢業(yè)論文基于 PG的數(shù)字鐘設計（ VHDL語言實現(xiàn)）摘要本設計為一個多功能的數(shù)字鐘，具有年、月、日、時、分、秒計數(shù)顯示功能，以 24小時循環(huán)計數(shù)；具有校對功能以及整點報時功能。本設計采用 ED技鴉萎楓訖遼蠟青言瞇瓶慶豎冪青撒簧己旅拷兔缸毆螺也珠劣纓眩軟燒吊居疊丫竿棟尾儲浩滅聞甜媽毆潦橢時箍涪低性滋嗆毋諸蔚繭鄉(xiāng)芬裁輪予唾餒 振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號，作為數(shù)字鐘