【正文】 [16]． 閻石，數(shù)字電子技術(shù)基礎(chǔ) (第四版 )[M]，北京 :高等教育出版社， 1998。 [11]． 李可，數(shù)字鐘電路及應(yīng)用 [M]，北京 :電子工業(yè)出版社， 1996。 [7]． 謝自美，電子線路設(shè)計(jì)、實(shí)驗(yàn)、測(cè)試，華中理工大學(xué)出版社， 2021。 [3]． 王開軍 ,姜宇柏，面向 CPLD/FPGA 的 VHDL 設(shè)計(jì) ,機(jī)械工業(yè)出版社 ,2021， 2865。如果將這個(gè)數(shù)字時(shí)鐘應(yīng)用于現(xiàn)實(shí)生活中，還存在些許的問題。 （ 5）鬧鐘報(bào)時(shí)和整點(diǎn)報(bào)時(shí)蜂鳴時(shí)間問題。 通過在網(wǎng)絡(luò)資源和書籍的學(xué)習(xí)正確的改善了這個(gè)問題。 在設(shè)定引腳時(shí)，沒有選擇正確的輸出引腳。 確定將未使用的引腳設(shè)置為三態(tài)輸入 ，否則 可能會(huì)損壞芯片 。此模塊調(diào)試結(jié)果如圖 42 所示： 圖 時(shí)間系統(tǒng)模塊調(diào)試圖 （ 3）按鍵模塊調(diào)試 key1 按鍵被按下進(jìn)入校時(shí)狀態(tài)， key2 按鍵被按下進(jìn)入調(diào)鬧鐘狀態(tài)（在鬧鈴響時(shí)按此鍵能屏蔽鬧鈴音），在兩個(gè)不同狀態(tài)下， key key key5 三個(gè)按鍵的功能是相同的，當(dāng)被按下時(shí)，時(shí)、分、秒的數(shù)值加 1。將需要顯示的內(nèi)容編寫在程序內(nèi)，單獨(dú)得進(jìn)行仿真。在與主程序銜接時(shí)，主程序和各子程序也需作相應(yīng)的改動(dòng)，以便與子程序更好的銜接，特別是顯示子程序需作較大改動(dòng)，以便對(duì)不同內(nèi)容進(jìn)行顯示。檢查方面主要包括： （ 1） PC 機(jī)的接口和核心板上的 JTAG 下載口是否連接正確； （ 2） 蜂鳴器的電路是否為通路； （ 3）檢查接地、電源線是否連接正確； （ 4）用示波器檢測(cè)核心板的各個(gè)引腳是否有信號(hào)輸出； （ 5） LED 七段數(shù)碼管顯示正常。sec) seg_r = 839。 //顯示 default:seg_r = 839。h90。h8:seg_r = 839。 //顯示 6 439。h92。h4:seg_r = 839。 //顯示 2 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 29 439。hf9。h0:seg_r = 839。 //選擇第七個(gè)數(shù)碼管顯示 339。b11011111。d4:dig_r = 839。 //選擇第三個(gè)數(shù)碼管顯示 339。b11111101。d0:dig_r = 839。d15:disp_dat = hour[23:20]。ha。 //分個(gè)位 439。d10:disp_dat = 439。d8:disp_dat = hour[3:0]。d6:disp_dat = clktime[19:16]。 //分十位 439。 //顯示 439。d1:disp_dat = clktime[7:4]。正常時(shí)間情況、鬧鐘設(shè)定以及查看鬧鐘所設(shè)定好的時(shí)間都是同樣的原理，當(dāng)他們被按下數(shù)碼管會(huì)顯示對(duì)應(yīng)的模式相應(yīng)的數(shù)字。 顯示模塊實(shí)現(xiàn) 顯示模塊描述 此設(shè)計(jì)中的 LED 七段數(shù)碼管 顯示模塊主要顯示時(shí)間的時(shí)、分、秒信息 ，數(shù)碼管為共陽的。(clktime[23:0]+10 =hour[23:0])) //鬧鈴過一點(diǎn)時(shí)間，自動(dòng)關(guān)閉。hffff。h2f74。h0,439。h8637。h7:beep_count_end = 1639。 //中音 1 的分頻系數(shù)值 439。hb327。h2:beep_count_end = 1639。 //中音 6 的分頻系數(shù)值 439。 //計(jì)數(shù)器清零 beep_r = ~beep_r。amp。 當(dāng)鬧鐘設(shè)定鍵被按下，響起的蜂鳴聲會(huì)被屏蔽。 蜂鳴器模塊實(shí)現(xiàn) 蜂鳴器模塊描述 蜂鳴器模塊負(fù)責(zé)整點(diǎn)報(bào)時(shí)，和鬧鈴的時(shí)候進(jìn)行出聲的作用。 當(dāng)時(shí)間（ hour[23:0]）等于設(shè)定的鬧鐘時(shí)間（ clktime[23:0]）時(shí)，鬧鐘觸發(fā)時(shí)，播放嘀嘀嘀報(bào)警聲，鬧鐘會(huì)響 10 秒的時(shí)間(clktime[23:0]+10 =hour[23:0])。 Key 寄存器為輸入按鍵，初始化電路為高電平，當(dāng)有按鍵按下去的時(shí)候，變?yōu)榈碗娖健? dout3 = dout2。 基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) 24 按鍵去抖處理模塊設(shè)計(jì) 按鍵模塊實(shí)現(xiàn)去抖處理，及乒乓按鍵設(shè)計(jì)，確保后面的計(jì) 時(shí)模塊與鬧鐘模塊的功能實(shí)現(xiàn)。仿真的結(jié)果達(dá)到預(yù)期，通過。h24) //加到 24，復(fù)位 hour[23:16] = 839。h0。 hour[19:16] = hour[19:16] + 139。b1。 //分個(gè)位加一 if(hour[11:8] = 439。h6) //加到 6，復(fù)位 begin hour[7:4] = 439。h0。 //時(shí)間計(jì)算及校準(zhǔn)部分 always (negedge sec)//計(jì)時(shí)處理 begin hour[3:0] = hour[3:0] + 139。當(dāng)秒十位 hour[7,4]為 5 秒個(gè)位為 9 時(shí)（即 59 秒），分個(gè)位 hour[11,8]加 1，與此同時(shí)秒個(gè)位和秒十位都清零。觸發(fā) clk1 跳變，使得 count1 加一， count1 累加到 499 的時(shí)候，下一個(gè)數(shù)據(jù)為 0，共技術(shù) 500 個(gè)值。d500) // 到了嗎？ begin count1 = 939。 //計(jì)數(shù)器清零 clk1 = ~clk1。b1?？紤]到仿真的需要，模塊中間生成1 個(gè) 1kHz 的時(shí)鐘信號(hào)。 //1ms 時(shí)鐘 基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) 20 reg beep_r。 //蜂鳴器截止寄存器 reg clktime_en = 139。 // 按鍵消抖輸出 reg [15:0] beep_count = 1639。b11111。b11。h235956。 //定義數(shù)碼管選擇輸出寄存器 reg [3:0] disp_dat。 // 數(shù)碼管段輸出引腳 output beep。 //輸入按鍵 ， key[3:0]分別為秒，分鐘，小時(shí)的增加按鍵。 整體信號(hào)定義 對(duì)整個(gè)模塊進(jìn)行信號(hào)定義。 鬧鐘設(shè)定模塊： 可根據(jù)按鍵的設(shè)定鬧鐘的時(shí)間，當(dāng)計(jì)時(shí)模塊的時(shí)間與鬧鐘設(shè)定模塊的時(shí)間相等的時(shí)候，給蜂鳴器一個(gè)使能信號(hào)，蜂鳴器鬧鈴。若把 JP7 斷開， Q4 截止，蜂鳴器停止蜂鳴。電路中為了防止 FPGA 的 I/O 設(shè)為輸出且為高電平在按鍵下直接對(duì)地短路，電阻 RP RP10 對(duì)此都能起到保護(hù)作用。 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 17 鍵盤控制電路 鍵盤控制電路要實(shí)現(xiàn)時(shí)鐘系統(tǒng)調(diào)時(shí)的 功能和鬧鈴開關(guān)的功能。共陰數(shù)碼管是將 8 個(gè)發(fā)光二極管的陰極連接在一起作為 公共端，而共陽數(shù)碼管是將 8 個(gè)發(fā)光二極管的陽極連接在一起作為公共端。 圖 系統(tǒng)時(shí)鐘電路圖 顯示電路 由于本設(shè)計(jì)需要顯示時(shí)間信息包括：時(shí)、分、秒 ， 顯所以采用 主板上七段數(shù)碼管 顯示 電路 與系統(tǒng)連接實(shí)現(xiàn)顯示模塊的功能。 EP1C6Q240C8 的輸入的時(shí)鐘頻率范圍為 ~387MHz，經(jīng)過內(nèi)部的 PLL 電路后可輸出 ~275MHz 的系統(tǒng)時(shí)鐘。 核心板包含一個(gè) 48MHz 的有源晶振作為系統(tǒng)的時(shí)鐘源。在 JGTA 進(jìn)行配置的時(shí)候，所有用戶 I/O 扣都為高阻態(tài)。Quartus II 軟件在編譯時(shí)會(huì)自動(dòng)生成用于 JTAG 配置的 .sof 文件。核心板 EP1C6Q240 器件特性如表 21。 （ 1） 核心板的硬件資源 核心板采用 4 層板精心設(shè)計(jì)，采用 120 針接口。 ? 提供強(qiáng)有力的文件讀寫能力。 ? Verilog HDL 還具有內(nèi)置邏輯 函數(shù)，例如 amp。這些值也能夠用于與期望值比較，在不匹配的情況下，打印報(bào)告消息。 ? 設(shè)計(jì)能夠在多個(gè)層次上加以描述，從開關(guān)級(jí)、門級(jí)、寄存器傳送級(jí)（ RTL）到算法級(jí)，包括進(jìn)程和隊(duì)列級(jí)。 ? Verilog HDL 不再是某些公司的專有語言而是 IEEE 標(biāo)準(zhǔn)。 ? Verilog HDL 中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型和寄存器數(shù)據(jù)類型。 ? 開關(guān)級(jí)基本結(jié)構(gòu)模型，例如 pmos 和 nmos 等 也被內(nèi)置在語言中。當(dāng)然 ,完整的硬件描述語言足以對(duì)從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。因此，用這種語言編寫的模型能夠使用 Ve rilog 仿真器進(jìn)行驗(yàn)證。 Verilog HDL 語言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu) 組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。 基于 FPGA的數(shù)字時(shí)鐘設(shè)計(jì) 8 圖 II 仿真菜單下拉 圖 工具欄 工具欄緊鄰菜單欄下方，它其實(shí)是各菜單功能的快捷按鈕組合區(qū)。 （ 10）【 powerplay power analyzer tool】選項(xiàng)： PowerPlay 功耗分析工具。 浙江理工大學(xué)科技與藝術(shù)學(xué)院本科畢業(yè)設(shè)計(jì) (論文 ) 7 （ 6）【 simulation report】選項(xiàng)：生成功能仿真報(bào)告。 （ 2）【 Start Compilation】選項(xiàng)：開始完全編譯過程，這里包括分析與綜合、適 配、裝配文件、定時(shí)分析、網(wǎng)表文件提取等過程。 （ 6）【 assignment editor】選項(xiàng)：任務(wù)編輯器。使用此工具可以對(duì)工程進(jìn)行綜合、仿真、時(shí)序分析，等等。 圖 II 菜單欄全屏切換 圖 3) 【 Assignments】菜單 （ 1）【 Device】選項(xiàng)：為當(dāng)前設(shè)計(jì)選擇器件。對(duì)話框中第一行表示工程所在的工作庫文件夾，第二行表示此項(xiàng)工程的工程名，第三行表示頂層文件的實(shí)體名，一般與工程名相同。 （ 2）【 Open】選項(xiàng)：打開一個(gè)文件。 第五章對(duì)全文的總結(jié)，對(duì)本系統(tǒng)功能實(shí)現(xiàn)以及制作 過程中需要注意的方面，及整個(gè)系統(tǒng)軟件編寫中所吸取的經(jīng)驗(yàn)教訓(xùn)進(jìn)行論述，同時(shí)，也對(duì)整個(gè)研究應(yīng)用進(jìn)行展望。 . 論文結(jié)構(gòu) 第一章詳細(xì)論述了近些年來，數(shù)字化時(shí)鐘系統(tǒng)研究領(lǐng)域的動(dòng)態(tài)及整個(gè)數(shù)字化時(shí)鐘系統(tǒng)的發(fā)展?fàn)顩r，同時(shí)分析了所面臨的問題與解決方案 ，從而提出了本論文的研究任務(wù)。第二次革命是石英晶體振蕩器的應(yīng)用，發(fā)明了走時(shí)精度更高的石英電子鐘表，使鐘表的走時(shí)月差從分級(jí)縮小到秒級(jí)。滿足人們得到精確時(shí)間以及時(shí)間提醒的需求，方便人們生活。設(shè)計(jì)采用 FPGA 現(xiàn)場(chǎng)可編程技術(shù)，運(yùn)用自頂向下的設(shè)計(jì)思想設(shè)計(jì)電子鐘。 have proof functions function. The use of EDA design technology, hardwaredescription language VHDL description logic means for the system design documents, in QUAETUSII tools environment, a topdown design, by the various modules together build a FPGAbased digital clock. The main system make up of the clock module, control module, time module, data decoding module, display and broadcast module. After piling the design and simulation procedures, the programmable logic device to download verification, the system can plete the hours, minutes and seconds respectively, using keys to cleared , to calibrating time. And on time alarm and clock for digital clock. Keywords： digital clock,hardware description language,Verilog HDL,FPGA I 目 錄 摘 要 ................................................................................................................................ 1 Abstract .............................................................................................................................. 2 第一章 緒論 ................................................................................................................ 1 . 選題意義與研究現(xiàn)狀 .................................................................................... 1 . 國(guó)內(nèi)外研究及趨 勢(shì) ................................................................