【正文】 use 。 when (wr_addr(4) /= rd_addr(4)) and (wr_addr(3 downto 0) = rd_addr(3 downto 0)) else 39。 full : out std_logic )。 use 。 when (wr_addr(4 downto 0) = rd_addr(4 downto 0)) else 39。 empty : out std_logic )。 use 。 normbit = temp_n。 begin temp_g := gray。 normbit : out std_logic_vector(4 downto 0) )。 3. 格雷碼∕自然碼轉(zhuǎn)換模塊的 VHDL 設(shè)計(jì)程序 library ieee。 temp = addr_in。 addr_out : out std_logic_vector(4 downto 0) )。 use 。 reg_g = temp_g。 or i=4)then temp_g(i) := not(temp_g(i))。 for i in 3 downto 0 loop normal(i) := temp_g(i) xor normal(i+1)。 process(new_g) variable normal : std_logic_vector(4 downto 0)。 end if。 begin process(clk,en) begin if rising_edge(clk) then if en = 39。 addr_gray : out std_logic_vector(4 downto 0) )。 use 。如果不是他們的幫助，這次畢業(yè)設(shè)計(jì)我將困難重重，能否順利完成設(shè)計(jì)任務(wù)還是一個(gè)未知數(shù)。 首先，我要由衷的感謝我的畢業(yè)設(shè)計(jì)指導(dǎo)教師秦懷宇老師，感謝秦老師在本次畢業(yè)設(shè)計(jì)過程中對(duì)我們的悉心教導(dǎo)和幫助。 就本次設(shè)計(jì)而言，本人認(rèn)為對(duì)以下幾個(gè)方面還有待改善和進(jìn)行進(jìn)一步的研究： （ 1） 雖然設(shè)計(jì)增加了調(diào)試電路，但由于程序設(shè)計(jì)的原因，每次進(jìn)行硬件測試時(shí)只能輸入固定的異步時(shí)鐘信號(hào)，雖然這已能滿足設(shè)計(jì)要求，若想改變時(shí)鐘頻率和相位，則必須修改程序設(shè)置參數(shù)重新下載程序，這就帶來不便。本課題基于 FPGA 技術(shù)對(duì)異步 FIFO 電路進(jìn)行了研究，通過使用 Quartus II 軟件在 Cyclone II 系列的 EP2C5T144C8N 芯片的基礎(chǔ)上，設(shè)計(jì)制作了一個(gè) RAM 深度為 128 bit，數(shù)據(jù)寬度為 8 bit 的異步 FIFO 電路，并根據(jù)異步 FIFO 電路的基本原理對(duì)設(shè)計(jì)電路進(jìn)行了 時(shí)序仿真和硬件仿真測試，測試結(jié)果令人滿意。 綜合時(shí)序仿真和硬件仿真結(jié)果可以證實(shí)本課題所設(shè)計(jì)的異步 FIFO 電路能滿足設(shè)計(jì)要求，達(dá)到實(shí)驗(yàn)?zāi)康?。輸出?shù)據(jù)隊(duì)列與輸入數(shù)據(jù)隊(duì)列相同，同樣說明該異步 FIFO 硬件電路實(shí)現(xiàn)了先入先出的功能，隊(duì)列之間的延時(shí)依然是由同步電路和程序的運(yùn)行時(shí)間造成的。另外，輸出數(shù)據(jù)隊(duì)列與輸入數(shù)據(jù)隊(duì)列相同，也表明該異步 FIFO硬件電路實(shí)現(xiàn)了先入先出的功能，輸入輸出隊(duì)列之間的延時(shí)是由同步電路和程序的運(yùn)行時(shí)間造成的。 圖 513 讀操作功能硬件仿真測試波形 江蘇科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 31 異步 FIFO 硬件電路整體功能軟硬件仿真與測試 對(duì)于異步 FIFO 硬件電路整體功能的硬件仿真測試波形如圖 514 和圖 515所示，其中圖 514 的輸入的讀時(shí)鐘頻率為 25 MHz，寫時(shí)鐘頻率為 MHz，圖 515 的輸入的寫時(shí)鐘頻率為 25 MHz，讀時(shí)鐘頻率為 MHz。該仿真波形表明寫使能端控制系統(tǒng)只進(jìn)行寫操作寫入數(shù)據(jù)，由于不進(jìn)行讀操作，一段時(shí)間后雙端口 RAM 存儲(chǔ)器存儲(chǔ)單元會(huì)始終處于寫滿狀態(tài)，這表明所設(shè)計(jì)的異步 FIFO 硬件電路的寫操作功能達(dá)到了預(yù)期的設(shè)計(jì)要求。從圖中可以看出，當(dāng)復(fù)位鍵按下后，復(fù)位端顯示為 0，系統(tǒng)復(fù)位，即使此時(shí)讀寫使能處于有效狀態(tài)，數(shù)據(jù)輸出始終不變，異步 FIFO 處于讀空狀態(tài)。根據(jù)調(diào)試電路的引腳分配 情況，通過杜邦線將調(diào)試電路和異步 FIFO 硬件電路連接在一起后組成的異步 FIFO 功能測試電路實(shí)物如圖 510 所示，其中上面的核心板和外設(shè)電路板一起組成異步 FIFO硬件電路，下面的核心板為調(diào)試電路板。單擊右側(cè) Setup 按鈕選擇 USBBlaster 編程器模式，之后單擊下方的 Scan Chain 按鈕掃描核心板，若連接成功，則 Device 處會(huì)顯示核心板的 FPGA 芯片型號(hào)，最后單擊下方“ ...”按鈕選中 文件，點(diǎn)擊左側(cè)下載標(biāo)志進(jìn)行下載。之后在 Node 欄下面空白處雙擊彈出 Node Finder 窗口，選擇“ Pins: all”后單擊 List 按鈕選中除 inclk0 外的所有結(jié)點(diǎn)。 表 52 調(diào)試電路引腳分配表 江蘇科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 27 圖 57 調(diào)試電路引腳分配完成 調(diào)試電路硬件仿真 因?yàn)榇穗娐分贿M(jìn)行調(diào)試，所以下載程序時(shí)使用 JTAG 接口。從仿真波形可以看出該調(diào)試電路能準(zhǔn)確有效的生成兩個(gè)異步時(shí)鐘信號(hào)和寬度為 8 bit 的偽隨機(jī)數(shù)據(jù)隊(duì)列，其時(shí)序仿真結(jié)果達(dá)到設(shè)計(jì)要求。 偽隨機(jī)數(shù)據(jù)隊(duì)列產(chǎn)生模塊 該調(diào)試電路使用描述語言和圖形輸入相結(jié)合的方法設(shè)計(jì)一個(gè)寬度為 8 bit 的偽隨機(jī)數(shù)據(jù)隊(duì)列產(chǎn)生模塊，將該模塊產(chǎn)生的偽隨機(jī)數(shù)據(jù)連入外設(shè)電路板的輸入數(shù)據(jù)引腳區(qū)域即可作為異步 FIFO 硬件電路的數(shù)據(jù)輸入。 根據(jù)設(shè)計(jì)要求，該異步 FIFO 電路不自帶異步時(shí)鐘產(chǎn)生模塊和輸入數(shù)據(jù)產(chǎn)生模塊，為了測試完成的異步 FIFO 硬件電路的功能是否達(dá)到設(shè)計(jì)要求，本課題仍需設(shè)計(jì)一個(gè)調(diào)試電路來產(chǎn)生異步的讀寫時(shí)鐘信號(hào)和寬度為 8 bit的輸入數(shù)據(jù)隊(duì)列。 江蘇科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 22 表 51 異步 FIFO 電路引腳分配表 江蘇科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 23 圖 53 異步 FIFO 端口引腳分配完成 江蘇科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 24 調(diào)試電路設(shè)計(jì) 調(diào)試電路介紹 完成引腳分配后，按照引腳相應(yīng)的功能設(shè)計(jì)，使用杜邦線將外設(shè)電路板與核心板 連接，連接完成后的異步 FIFO 電路硬件實(shí)物如圖 54 所示。 本設(shè)計(jì)使用 Quartus II 軟件里的 Pin Planner 工具欄分配電路引腳，分配完成后的引腳如表 51 所示。對(duì)于圖 52 所示撥碼開關(guān)，向上撥碼為 0，向下?lián)艽a為 1，其中 1 號(hào)開關(guān)為寫使能控制開關(guān)， 2 號(hào)開關(guān)為讀使能控制開關(guān)， 4 號(hào)開關(guān)為預(yù)留的無用開關(guān)。 圖 45 異步 FIFO 系統(tǒng)時(shí)序仿真測試波形 1 圖 46 異步 FIFO 系統(tǒng)時(shí)序仿真測試波形 2 時(shí)序仿真結(jié)果總結(jié) 從上述時(shí)序仿真測試結(jié)果可以看出，該異步 FIFO 電路在硬件邏輯設(shè)計(jì)方面實(shí)現(xiàn)了所有的預(yù)期設(shè)計(jì)功能，能快速準(zhǔn)確的判定 FIFO 存儲(chǔ)器的空滿狀態(tài)，并能通過外部讀寫使能控制系統(tǒng)內(nèi)部讀寫操作，實(shí)現(xiàn)寬度為 8 bit 的數(shù)據(jù)隊(duì)列在兩個(gè)獨(dú)立的異步時(shí)鐘域之間進(jìn)行先進(jìn)先出的數(shù)據(jù)傳輸。對(duì)于圖 46，將系統(tǒng)復(fù)位端置 1，將讀寫使能均置位，一段時(shí)間后異步 FIFO 間歇性處于寫滿狀態(tài)，但始終不處于讀空狀態(tài)，輸出數(shù)據(jù)隊(duì)列與輸入數(shù)據(jù)隊(duì)列相同，但會(huì)有一定的延時(shí)。 圖 44 讀操作功能時(shí)序仿真測試波形 異步 FIFO 電路整體功能軟件仿真與測試 對(duì)于異步 FIFO 電路整體功能的時(shí)序仿真 測試波形如圖 45 和圖 46 所示，其中圖 45 的輸入的讀時(shí)鐘頻率是寫時(shí)鐘頻率的 2 倍，圖 46 的輸入的寫時(shí)鐘頻率是讀時(shí)鐘頻率的 2 倍。該仿真波形表明寫使能端控制系統(tǒng)只進(jìn)行寫操作寫入數(shù)據(jù)，由于不進(jìn)行讀操作，一段時(shí)間后雙端口 RAM 存儲(chǔ)器存儲(chǔ)單元會(huì)始終處于寫滿狀態(tài)，這表明所設(shè)計(jì)的異步 FIFO 電路的寫操作功能達(dá)到了預(yù)期的設(shè)計(jì)要求。從圖中可以看出，當(dāng)系統(tǒng)運(yùn)行后，復(fù)位端置 1，即不按下復(fù)位鍵時(shí)，異步 FIFO 系統(tǒng)正常工作；當(dāng)復(fù)位端置 0，即按下復(fù)位鍵后，無論讀寫使能信號(hào)處于什么狀態(tài)，數(shù)據(jù)輸出始終不變，異步 FIFO 處于讀空狀態(tài)。 江蘇科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 14 圖 39 雙端口 RAM 外部接口 江蘇科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 15 第四章 時(shí)序仿真與實(shí)現(xiàn) 模塊整合 本課題采用層次化、描述語言和圖形輸入相結(jié)合的方法設(shè)計(jì)異步 FIFO 電路，該系統(tǒng)被分為同步模塊、格雷碼計(jì)數(shù)模塊、格雷碼∕自然碼轉(zhuǎn)換模塊、空滿標(biāo)志產(chǎn)生模塊和雙端口 RAM 幾部分，上一章節(jié)已經(jīng)完成了各模塊的編寫及時(shí)序仿真測試。 （ 4） 雙端口 RAM 的存儲(chǔ)深度選擇 128 bit，數(shù)據(jù)線寬度選擇 8 bit。 （ 2） 定制完新的功能模塊后選中 Memory piler 下的 RAM： 2PORT 生成雙端口 RAM。讀空、寫滿狀態(tài)判定的 VHDL 設(shè)計(jì)程序分別見附錄。 when (wr_addr(4 downto 0) = rd_addr(4 downto 0)) 由于空滿標(biāo)志是通過比較同步后的讀寫指針產(chǎn)生的，那么就可能出現(xiàn)這樣的情況：當(dāng)同步寫指針時(shí)，實(shí)際的寫指針可能已經(jīng)發(fā)生了變化，這意味著此時(shí)的寫指針可能是一個(gè)無用的值。空滿狀態(tài)的行為描述如下： full = 39。那么該怎么判斷異步 FIFO 究竟處于什么樣的狀態(tài)呢？ 判斷的方法有很多，本課題使用讀寫指針比較的方法，通過額外增加狀態(tài)標(biāo)志位來判斷究竟是讀指針追趕寫指針輸出讀空標(biāo)志，還是寫指針追趕讀指針輸出寫滿江蘇科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 11 標(biāo)志。當(dāng)存儲(chǔ)器讀空后，讀空標(biāo)志置位，暫停讀操作繼續(xù)讀取數(shù)據(jù)，但仍可以執(zhí)行寫操作；當(dāng)存儲(chǔ)器寫滿后，寫滿標(biāo)志置位，暫停寫操作繼續(xù)寫入數(shù)據(jù)，但仍可以執(zhí)行讀操作。由于同步 FIFO 讀寫操作同時(shí)進(jìn)行，所以存儲(chǔ)器始終處于非空和非滿的狀態(tài)，讀寫操作可以一直進(jìn)行。 圖 35 格雷碼∕自然碼轉(zhuǎn)換模塊 江蘇科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 10 圖 36 格雷碼∕自然碼轉(zhuǎn)換模塊仿真波形 空滿標(biāo)志產(chǎn)生模塊 空滿標(biāo)志產(chǎn)生模塊是整個(gè)異步 FIFO 系統(tǒng)的核心部分，該模塊設(shè)計(jì)的好壞直接決定了該異步 FIFO 的性能。 圖 33 同步模塊 圖 34 同步模塊仿真波形 格雷碼∕自然碼轉(zhuǎn)換模塊 雖然為了降低亞穩(wěn)態(tài)發(fā)生概率而使用格雷碼對(duì)讀、寫地址進(jìn)行轉(zhuǎn)換，但在雙端口 RAM 進(jìn)行存儲(chǔ)和空滿產(chǎn)生模塊進(jìn)行讀寫地址比較時(shí)仍使用自然二進(jìn)制碼，所以在異步地址信號(hào)同步后，仍需將格雷碼地址轉(zhuǎn)換回自然二進(jìn)制碼。在空滿標(biāo)志模塊判斷寫滿標(biāo)志時(shí)，同步模塊將讀指針與寫時(shí)鐘同步后，和寫指針比較產(chǎn)生寫滿標(biāo)志；判斷讀空標(biāo)志時(shí)，同步模塊將寫指針與讀時(shí)鐘同步后，和讀指針比較產(chǎn)生讀空標(biāo)志。另外，為了準(zhǔn)確的判斷存儲(chǔ)器的空滿狀態(tài)，本課題使用 5 bit 的格雷碼計(jì)數(shù)器，這在后面的空滿標(biāo)志產(chǎn)生模塊章節(jié)有詳細(xì)介紹。 驗(yàn)證讀操作功能 系統(tǒng)復(fù)位后，將讀使能置位，寫使能復(fù)位，則系統(tǒng)只能進(jìn)行讀操作讀取數(shù)據(jù)，由于雙端口 RAM 存儲(chǔ)器存儲(chǔ)單元數(shù)據(jù)被讀空，異步 FIFO 應(yīng)該始終處于讀空狀態(tài)，數(shù)據(jù)輸出始終不變。 圖 23 D 觸發(fā)器二級(jí)同步 系統(tǒng)設(shè)計(jì)方案 根據(jù)異步 FIFO 基本原理，本課題可采用層次化、描述語言和圖形輸入相結(jié)合的方法設(shè)計(jì)異步 FIFO 電路，該系統(tǒng)可分為同步模塊、格雷碼計(jì)數(shù)模塊、格雷碼∕自然碼轉(zhuǎn)換模塊、空滿標(biāo)志產(chǎn)生模塊和雙端口 RAM 幾部分組成。格雷碼是一種錯(cuò)誤最小化的編碼方式，使用格雷碼計(jì)數(shù)器進(jìn)行計(jì)數(shù)時(shí)，每一次計(jì)數(shù)增加只有一位數(shù)據(jù)位改變，而使用自然二進(jìn)制碼計(jì)數(shù)時(shí)，每一次計(jì)數(shù)增加都可能造成多位數(shù)據(jù)位的變動(dòng)，這就使得數(shù)據(jù)位變動(dòng)時(shí)，格雷碼計(jì)數(shù)器發(fā)生亞穩(wěn)態(tài)的概率大大低于自然二進(jìn)制碼計(jì)數(shù)器。在數(shù)字電路中，觸發(fā)器必須滿足建立和保持的時(shí)間要求，然而在實(shí)際電路中，電路的外部輸入和內(nèi)讀時(shí)鐘 讀地址 讀控制 讀數(shù)據(jù) 寫地址 寫控制 寫數(shù)據(jù) 雙端口 RAM 寫地址 產(chǎn)生邏輯 讀地址 產(chǎn)生邏輯 同步電路 空滿標(biāo)志 產(chǎn)生邏輯 寫時(shí)鐘 復(fù)位 江蘇科技大學(xué)本科畢業(yè)設(shè)計(jì)（論文） 6 部時(shí)鐘完全獨(dú)立，存在很大可能性出現(xiàn)不滿足建立和保持的時(shí)間要求的情況，另外，由于在電路內(nèi)部的兩個(gè)毫無關(guān)系的時(shí)鐘域之間進(jìn)行信號(hào)傳遞，也可能出現(xiàn)不滿足建立和保持的時(shí)間要求的情況?？諠M標(biāo)志產(chǎn)生邏輯通過比較同步后的讀寫地址來產(chǎn)生空滿標(biāo)志信號(hào)，同時(shí)，產(chǎn)生的空滿標(biāo)志信號(hào)又和輸入的讀寫使能信號(hào)一起控制讀寫時(shí)鐘域進(jìn)行讀寫操作。 圖 21 異步 FIFO 外部接口 表 21 異步 FIFO 外部接口說明 管腳名稱 方向 說明 rst in 復(fù)位，低電平有效 wr_en in 寫使能，高電平有效 rd_en in 讀使能，高電平有效 wr_clk in 寫時(shí)鐘 rd_clk in 讀時(shí)