【文章內(nèi)容簡介】 以通過選擇 Start 單獨(dú)運(yùn)行各個模塊。在 Compiler Tool 窗口中，可以打開該模塊的設(shè)置文件或報告文件，或者打開其它相關(guān)窗口。圖 上排所示的是 QuartusII 編譯設(shè)計主控界面，它顯示了 QuartusII 自動設(shè)計的各主要處理環(huán)節(jié)和設(shè)計流程，包括設(shè)計輸入編輯、設(shè)計分析與綜合、適配、編程文件匯編、時序參數(shù)提取以及編程下載幾個步驟。圖 下排的流程框圖是與上面的QuartusII 設(shè)計流程相對照的標(biāo)準(zhǔn)的 EDA 開發(fā)流程。圖形或H D L 編輯A n a l y s i s amp。 S y n t h e s i s( 分析與綜合 )F i l t e r( 適配器 )A s s e m b l e r( 編程文件匯編 )編輯器T i m i n g A n a l y z e r( 時序分析器 )設(shè)計輸入 綜合或編譯 適配器件 下載仿真圖 QuartusII 設(shè)計流程在設(shè)計輸入之后，QuartusII 的編譯器將給出設(shè)計輸入的錯誤報告。QuartusII 擁有性能良好的設(shè)計錯誤定位器，用于確定文本或圖形設(shè)計中的錯誤。在進(jìn)行編譯后，可對設(shè)計進(jìn)行時序仿真。在仿真前，需要利用波形編輯器編輯一個波形激勵文件。編譯和仿真檢測無誤后，便可將下載信息通過 QuartusII 提供的編程器下載入目標(biāo)器件中了。[6]QuartusII 圖形用戶界面的基本設(shè)計流程如下： New Project Wizard（File 菜單）建立新工程并指定目標(biāo)器件或器件系列。 Text Editor（文本編輯器）建立 Verilog HDL、VHDL 或 Altera 硬件描述語言（AHDL）設(shè)計。可以使用 Block Editor（原理圖編輯器）建立流程圖或原理圖。流程圖中可以包含代表其它設(shè)計文件的符號；還可以使用 MegaWizard PlugIn Manager 生成宏功能模塊和 IP 內(nèi)核的自定義變量，在設(shè)計中將它們實例化。蘭州交通大學(xué)畢業(yè)設(shè)計(論文)103.（可選）使用 Assignment Editor、Settings 對話框（Assignments 菜單） 、Floorplan Editor 或 LogicLock 功能指定初始設(shè)計的約束條件。4.（可選）使用 SOPC Builder 或 DSP Builder 建立系統(tǒng)級設(shè)計。5.（可選）使用 Software Builder 為 Excalibur 器件處理器或 Nios 嵌入式處理器建立軟件和編程文件。 Analysis amp。 Synthesis 對設(shè)計進(jìn)行綜合。7.（可選）使用仿真器對設(shè)計執(zhí)行功能仿真。 Fitter 對設(shè)計執(zhí)行布局布線。在對源代碼進(jìn)行少量更改之后，還可以使用增量布局布線。 Timing Analyzer 對設(shè)計進(jìn)行時序分析。 11.（可選）使用物理綜合、時序底層布局圖、LogicLock 功能、Settings 對話框和 Assignment Editor 進(jìn)行設(shè)計優(yōu)化，實現(xiàn)時序關(guān)閉。 Assembler 為設(shè)計建立編程文件。 、Programmer 和 Altera 硬件編程器對器件進(jìn)行編程；或?qū)⒕幊涛募D(zhuǎn)換為其它文件格式以供嵌入式處理器等其它系統(tǒng)使用。14.（可選）使用 SignalTap II Logic Analyzer、SignalProbe 功能或 Chip Editor 對設(shè)計進(jìn)行調(diào)試。15.（可選）使用 Chip Editor、Resource Property Editor 和 Change Manager 進(jìn)行工程更改管理。 具體設(shè)計流程首先建立工作庫目錄，以便存儲工程項目設(shè)計文件。任何一項設(shè)計都是一項工程（Project） ，都必須首先為此工程建立一個放置與此工程相關(guān)的所有設(shè)計文件的文件夾。此文件夾將被 EDA 軟件默認(rèn)為工作庫。一般來說，不同的設(shè)計項目最好放在不同的文件夾中，而同一工程的所有文件都必須放在同一文件夾中。使用 New Project Wizard 可以為工程指定工作目錄、分配工程名稱以及指定最高層設(shè)計實體的名稱，還可以指定要在工程中使用的設(shè)計文件、其它源文件、用戶庫和EDA 工具，以及目標(biāo)器件系列和具體器件等。蘭州交通大學(xué)畢業(yè)設(shè)計(論文)11在對工程進(jìn)行編譯處理前，必須做好必要的設(shè)置。步驟如下： FPGA 目標(biāo)芯片QuartusII 編譯器是由一系列處理模塊構(gòu)成的，這些模塊負(fù)責(zé)對設(shè)計項目的檢錯、邏輯綜合、結(jié)構(gòu)綜合、輸出結(jié)果的編輯配置，以及時序分析。在這一過程中，將設(shè)計項目適配到 FPGA 目標(biāo)器中，同時產(chǎn)生多種用途的輸出文件。編譯器首先檢查出工程設(shè)計文件中可能的錯誤信息，供設(shè)計者排除。然后產(chǎn)生一個結(jié)構(gòu)化的以網(wǎng)表文件表達(dá)的電路原理圖文件。圖 全編譯后出現(xiàn)報錯信息蘭州交通大學(xué)畢業(yè)設(shè)計(論文)12如果編譯成功，可以見到如圖 所示的工程管理窗口左上角顯示了工程（例如工程 div）的層次結(jié)構(gòu)和其中結(jié)構(gòu)模塊耗用的邏輯宏單元數(shù)；在此欄下是編譯處理流程，包括數(shù)據(jù)網(wǎng)表建立、邏輯綜合、適配、配置文件裝配和時序分析等；最下欄是編譯處理信息；中欄式編譯報告項目選擇菜單，單擊其中各項可以詳細(xì)了解編譯與分析結(jié)果。工程編譯通過后，必須建立 VWF 文件對其功能和時序性質(zhì)進(jìn)行仿真測試，以了解設(shè)計結(jié)果是否滿足原設(shè)計要求。 [7]蘭州交通大學(xué)畢業(yè)設(shè)計(論文)13第三章 數(shù)字鐘總體設(shè)計方案 數(shù)字鐘的構(gòu)成數(shù)字鐘實際上是一個對標(biāo)準(zhǔn)頻率（1HZ）進(jìn)行計數(shù)的計數(shù)電路。由于計數(shù)的起始時間不可能與標(biāo)準(zhǔn)時間（如北京時間）一致，故需要在電路上加一個校時電路，同時標(biāo)準(zhǔn)的 1HZ 時間信號必須做到準(zhǔn)確穩(wěn)定，通常使用石英晶體振蕩器電路構(gòu)成數(shù)字鐘。本設(shè)計總體框架見附圖。 數(shù)字鐘的工作原理振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號，作為數(shù)字鐘的時間基準(zhǔn)，然后經(jīng)過分頻器輸出標(biāo)準(zhǔn)秒脈沖。秒計數(shù)器滿60后向分計數(shù)器進(jìn)位，分計數(shù)器滿60后向小時計數(shù)器進(jìn)位，小時計數(shù)器按照“24 翻1” 規(guī)律計數(shù)。計數(shù)滿后各計數(shù)器清零，重新計數(shù)。計數(shù)器的輸出分別經(jīng)譯碼器送數(shù)碼管顯示。計時出現(xiàn)誤差時，可以用校時電路校時、校分。控制信號由15 矩形鍵盤輸入。 時基電路可以由石英晶體振蕩電路構(gòu)成，假設(shè)晶振頻率1MHz，經(jīng)過6次十分頻就可以得到秒脈沖信號。譯碼顯示電路由八段譯碼器完成。 數(shù)字鐘硬件電路設(shè)計本系統(tǒng)擬采用 Altera 公司 Cyclone 系列的 EP1C3T144 芯片。選用該款芯片的原因是：① Altera 公司的 Quartus II 開發(fā)環(huán)境非常友好、直觀，為整個系統(tǒng)的開發(fā)提供了極大的方便；② 該 FPGA 片內(nèi)邏輯資源、 IO 端口數(shù)和 RAM 容量都足夠用，并且價格相對來說比較便宜，速度快，可以滿足要求，且有很大的升級空間。EP1C3T144 是 Altera 公司生產(chǎn)的 Cyclone I 代、基于 （內(nèi)核） ，（I/O） ， 和 SRAM 的 FPGA，容量為 2910 個 LE，擁有 13 個 M4KRAM（4K 位+奇偶校驗）塊；除此之外，還集成了許多復(fù)雜的功能，提供了全功能的鎖相環(huán)（PLL ） ，用于板級的時鐘網(wǎng)絡(luò)管理和專用 I/O 口，這些接口用于連接業(yè)界標(biāo)準(zhǔn)的外部存儲器器件，具有成本低和使用方便的特點，具有以下特性：① 新的可編程架構(gòu)通過設(shè)計實現(xiàn)低成本；② 嵌入式存儲資源支持各種存儲器應(yīng)用和數(shù)字信號處理器（DSP） ；③ 采用新的串行置器件如 EPCS1 的低成本配置方案；④ 支持 LVTTL、LVCMOS、SSTL2 以及 SSTL3 I/O 標(biāo)準(zhǔn)；蘭州交通大學(xué)畢業(yè)設(shè)計(論文)14⑤ 支持 66MHZ，32 位 PCI 標(biāo)準(zhǔn)；⑥ 支持低速（311Mbps）LVDS I/O；⑦ 支持串行總線和網(wǎng)絡(luò)接口及各種通信協(xié)議；⑧ 使用 PLL 管理片內(nèi)和片外系統(tǒng)時序；⑨ 支持外部存儲器，包括 DDR SDRAM（133MHZ） ，F(xiàn)CRAM 以及 SDR SDRAM；⑩ 支持多種 IP，包括 Altera 公司的 MegaCore 以及其合伙組織的 IP，支持最新推出的 Nios II 嵌入式處理器，具有超凡的性能、低成本和最完整的一套軟件開發(fā)工具。[7]EP1C3T144 引腳圖如圖 所示。圖 EP1C3T144 引腳圖蘭州交通大學(xué)畢業(yè)設(shè)計(論文)15顯示電路所選用 4 個數(shù)碼管以靜態(tài)顯示驅(qū)動方式完成時、分顯示。靜態(tài)驅(qū)動是指每個數(shù)碼管的每一個段碼都由一個 I/O 端口進(jìn)行驅(qū)動，其優(yōu)點是編程簡單，顯示亮度高，缺點是占用 I/O 端口多。顯示電路原理圖如圖 所示。圖 LED 靜態(tài)驅(qū)動顯示原理圖蘭州交通大學(xué)畢業(yè)設(shè)計(論文)16第四章 單元電路設(shè)計 分頻模塊電路設(shè)計晶體振蕩器是構(gòu)成數(shù)字式時鐘的核心，振蕩器的穩(wěn)定度及頻率的精度決定了數(shù)字鐘計時的準(zhǔn)確程度，它保證了時鐘的走時準(zhǔn)確及穩(wěn)定。石英晶體的選頻特性非常好，只有某一頻率點的信號可以通過它，其它頻率段的信號均會被它所衰減，而且，振蕩信號的頻率與振蕩電路中的R、C組件的數(shù)值無關(guān)。因此這種振蕩電路輸出的是準(zhǔn)確度極高的信號。然后再利用分頻電路，將其輸出信號轉(zhuǎn)變?yōu)槊胄盘枴D 秒信號產(chǎn)生電路框圖本系統(tǒng)使用的晶體振蕩器電路給數(shù)字鐘提供了一個頻率穩(wěn)定準(zhǔn)確的 20MHZ 的方波信號，其輸出至分頻電路。分頻電路的邏輯框圖如圖 所示。iclk oclk1soclk2msdivinst8圖 分頻電路模塊經(jīng)分頻后輸出 1HZ 的標(biāo)準(zhǔn)秒信號 oclk1s、500HZ 的按鍵消去抖信號。該模塊的時序仿真圖如圖 所示，滿足設(shè)計要求。石英晶體振蕩電路 分頻電路 秒信號蘭州交通大學(xué)畢業(yè)設(shè)計(論文)17圖