基于數(shù)字電路的電子秒表課程設(shè)計(jì)(編輯修改稿)
2025-07-11 16:49 本頁(yè)面
【文章內(nèi)容簡(jiǎn)介】 門構(gòu)成基本 RS 觸發(fā)器，屬低電 平直接觸發(fā)的觸發(fā)器，有直接置位、復(fù)位 、暫停 的功能 ，并能防抖動(dòng) 。 三、 單元電路設(shè)計(jì)與參數(shù)計(jì)算 本次課設(shè)中，我主要承擔(dān)了信號(hào)發(fā)生器、計(jì)數(shù)器等單元電路的設(shè)計(jì)及仿真，以及 PCB 板的設(shè)計(jì)等任務(wù)，先將其內(nèi)容詳細(xì)介紹如下： 號(hào)發(fā)生器單元電路 用 555 定時(shí)器構(gòu)成方波發(fā)生器 （ 1） 555 定時(shí)器引腳排列及功能表 圖 2 555 定時(shí)器引腳排列 1 腳：外接電源負(fù)端 VSS或接地，一般情況下接地。 8 腳：外接電源 VCC，雙極型時(shí)基電路 VCC的范圍是 ~ 16V， CMOS 型時(shí)基電路 VCC的范圍為 3 ~ 18V。一般用 5V。 3 腳：輸出端 Vo 2 腳： TL低觸發(fā)端 6 腳： TH 高觸發(fā)端 4 腳： DR 是直接清零端。當(dāng) DR 端接低電平，則時(shí)基電路不工作，此時(shí)不論TL 、 TH 處于何電平，時(shí)基電路輸出為“ 0”，該端不用時(shí)應(yīng)接高電平。 5 腳： VC為控制電壓端。若此端外接電壓，則可改變內(nèi)部?jī)蓚€(gè)比較器的基準(zhǔn)電壓，當(dāng)該端不用時(shí)，應(yīng)將該 端串入一只 電容接地，以防引入干擾。 7 腳：放電端。該端與放電管集電極相連，用做定時(shí)器時(shí)電容的放電。 （ 2） 用 555 定時(shí)器構(gòu)成方波發(fā)生器電路如下圖所示。其中 T1=(R1+R2)C1ln2 為充電時(shí)間 T2=R1C1ln2 為放電時(shí)間 T=T1+T2=(R2+2R1)C1ln2 為脈沖周期 F=1/T 為振蕩頻率 經(jīng)過計(jì)算并實(shí)際調(diào)整，方案為 R2=10K， R1=100K， c1=100 納法。在實(shí)踐中，如果用示波器觀察 到頻率不正確，可調(diào)整 R2 來(lái)改變頻率，減小誤差。 圖 3 555 定時(shí)器構(gòu)成方波發(fā)生器 muitisim 仿真 電路 調(diào)節(jié) R2使得多諧振蕩器的輸出為 100Hz時(shí)鐘脈沖，并接集成芯片 74LS00(SA)的 2號(hào)管腳 ,而 SA的 1號(hào)管腳則接暫停 /繼續(xù)按鈕 , 暫停 /繼續(xù)按鈕通過高低電平的轉(zhuǎn)換以及 74LS00 的與邏輯運(yùn)算實(shí)現(xiàn)對(duì)時(shí)鐘脈沖 CP 的封鎖與開通控制 ,而其他電路不受其影響。 74LS00的 3號(hào)管腳輸出接至 U1（最低位十進(jìn)制計(jì)數(shù)器 74LS160）的時(shí)鐘輸入端作為時(shí)鐘分頻計(jì)數(shù)的基本時(shí)鐘。 在 muitisim 中 仿真結(jié)果為： 圖 4 仿真結(jié)果波形圖 2． 時(shí)鐘分頻計(jì)數(shù) 單元 電路 （ 1） 時(shí)鐘脈沖分頻計(jì)數(shù) 總體 部分：首先由十進(jìn)制模塊通過串行計(jì)數(shù)組成 100分頻電路，因?yàn)?74LS160 是同步十進(jìn)制計(jì)數(shù)器，在 Q3~Q0 輸出端為 1001（即 9）時(shí)，其進(jìn)位端 TC 同時(shí)由 0 變?yōu)?1，設(shè)計(jì)過程中采用的是置數(shù)清零法，而集成芯片 74LS160 為同步置數(shù)，此處如果 TC 直接接入下一級(jí)的時(shí)鐘輸入端，則會(huì)發(fā)生本位數(shù)字為 9，而它的高位數(shù)字已經(jīng)進(jìn)位的現(xiàn)象。要消除這種現(xiàn)象則可以在 TC端與下一級(jí)的時(shí)鐘端之間接入一個(gè)非門，使得 TC 輸出反相，在本位輸出進(jìn)位脈沖時(shí)，其高位時(shí)鐘接收到的為時(shí)鐘的無(wú)效邊沿（下降沿），而在本位自然清零時(shí)，高位才會(huì)接收到一有效時(shí)鐘邊沿（上升沿），從而達(dá)到正確進(jìn)位的目的。 而六十進(jìn)制與下級(jí)模塊的級(jí)連，由于六進(jìn)制模塊在實(shí)現(xiàn)過程中已經(jīng)接入了一個(gè) 74LS00 的與非門，故其輸出不必再接非門，而是從該輸出端接至高位時(shí)鐘脈沖端。 集成芯片 74LS160，其管腳排列如圖所示。 圖 5 74LS160 管腳排列 表 2引腳功能如下表所示： 輸入 輸出 MR PE CET CEP CLK P3 P2 P1 P0 Q3 Q2 Q1 Q0 0 X X X X X X X X 0 0 0 0 1 0 X X D3 D2 D1 D0 D3 D2 D1 D0 1 1 1 1 X X X X 計(jì)數(shù) 1 1 0 X X X X X X 保持 1 1 X 0 X X X X X 保持 （ 2） 由集成芯片 74LS160 構(gòu)成十分頻器
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