【文章內(nèi)容簡介】 ...........................................................................................................37參考文獻 ............................................................................................................................................38附 錄 ................................................................................................................................................39一、英文原文 ................................................................................................................................39二、英文翻譯 ................................................................................................................................46三、源程序 ....................................................................................................................................50 1 前 言現(xiàn)代社會的標(biāo)志之一就是信息產(chǎn)品的廣泛使用，而且是產(chǎn)品的性能越來越強，復(fù)雜程度越來越高，更新步伐越來越快。支撐信息電子產(chǎn)品高速發(fā)展的基礎(chǔ)就是微電子制造工藝水平的提高和電子產(chǎn)品設(shè)計開發(fā)技術(shù)的發(fā)展。前者以微細(xì)加工技術(shù)為代表，而后者的代表就是電子設(shè)計自動化（electronic design automatic,EDA）技術(shù)。本設(shè)計采用的 Verilog HDL 是一種全方位的硬件描述語言，具有極強的描述能力，能支持系統(tǒng)行為級、寄存器傳輸級和邏輯門級三個不同層次的設(shè)計；支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述、覆蓋面廣、抽象能力強，因此在實際應(yīng)用中越來越廣泛。ASIC 是專用的系統(tǒng)集成電路，是一種帶有邏輯處理的加速處理器。而 FPGA 是特殊的 ASIC 芯片，與其他的 ASIC芯片相比，它具有設(shè)計開發(fā)周期短、設(shè)計制造成本低、開發(fā)工具先進、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢測等優(yōu)點。在控制系統(tǒng)中，鍵盤是常用的人機交換接口，當(dāng)所設(shè)置的功能鍵或數(shù)字鍵按下的時候，系統(tǒng)應(yīng)該完成該鍵所設(shè)置的功能。因此，鍵信息輸入是與軟件結(jié)構(gòu)密切相關(guān)的過程。根據(jù)鍵盤的結(jié)構(gòu)不同，采用不同的編碼方法。但無論有無編碼以及采用什么樣的編碼，最后都要轉(zhuǎn)換成為相應(yīng)的鍵值，以實現(xiàn)按鍵功能程序的轉(zhuǎn)移。鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便，而且大大地擴展了鐘表原先的報時功能。諸如定時自動報警、定時啟閉電路、定時開關(guān)烘箱、通斷動力設(shè)備，甚至各種定時電氣的自動啟用等，所有這些，都是以鐘表數(shù)字化為基礎(chǔ)的。因此，研究數(shù)字鐘及擴大其應(yīng)用，有著非常現(xiàn)實的意義。 2 第一章 數(shù)字時鐘概述數(shù)字時鐘在我們生活中其中非常重要的作用，了解數(shù)字時鐘目前的發(fā)展?fàn)顩r是必需的，對于數(shù)字時鐘的研究也是非常有必要的。本章還講述數(shù)字時鐘的原理和基本的功能要求。第一節(jié) 數(shù)字時鐘系統(tǒng)及其發(fā)展近年來，隨著電子產(chǎn)品的發(fā)展，人們對數(shù)字時鐘的要求越來越高，對人們的這一需求，用基于 FPGA 設(shè)計的智數(shù)字時鐘，功能強大，界面友好，更好的滿足了人們對它的要求。 現(xiàn)在是一個知識爆炸的新時代。新產(chǎn)品、新技術(shù)層出不窮，電子技術(shù)的發(fā)展更是日新月異?？梢院敛豢鋸埖恼f，電子技術(shù)的應(yīng)用無處不在，電子技術(shù)正在不斷地改變我們的生活，改變著我們的世界。在這快速發(fā)展的年代，時間對人們來說是越來越寶貴，在快節(jié)奏的生活時，人們往往忘記了時間，一旦遇到重要的事情而忘記了時間，這將會帶來很大的損失。因此我們需要一個定時系統(tǒng)來提醒這些忙碌的人。數(shù)字化的鐘表給人們帶來了極大的方便。近些年，隨著科技的發(fā)展和社會的進步，人們對數(shù)字鐘的要求也越來越高，傳統(tǒng)的時鐘已不能滿足人們的需求。多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化，有電子鬧鐘、數(shù)字鬧鐘等等。FPGA 在多功能數(shù)字鐘中的應(yīng)用已是非常普遍的，人們對數(shù)字鐘的功能及工作順序都非常熟悉。但是卻很少知道它的內(nèi)部結(jié)構(gòu)以及工作原理。由 FPGA 作為數(shù)字鐘的核心控制器，可以通過它的時鐘信號進行計時實現(xiàn)計時功能，將其時間數(shù)據(jù)經(jīng)控制輸出，利用顯示器顯示出來。通過鍵盤可以進行定時、校時功能。輸出設(shè)備顯示器可以用液晶顯示技術(shù)和數(shù)碼管顯示技術(shù)。 3 第二節(jié) FPGA 數(shù)字時鐘的研究現(xiàn)狀一、課題相關(guān)技術(shù)的發(fā)展當(dāng)今電子產(chǎn)品正向功能多元化，體積最小化，功耗最低化的方向發(fā)展。它與傳統(tǒng)的電子產(chǎn)品在設(shè)計上的顯著區(qū)別師大量使用大規(guī)?？删幊踢壿嬈骷?，使產(chǎn)品的性能提高，體積縮小，提高產(chǎn)品的自動化程度和競爭力，縮短研發(fā)周期。EDA 技術(shù)正是為了適應(yīng)現(xiàn)代電子技術(shù)的要求，吸收眾多學(xué)科最新科技成果而形成的一門新技術(shù)。美國 Xilinx 公司的可編程邏輯器件采用全新的結(jié)構(gòu)和先進的技術(shù)，加上ISE 開發(fā)環(huán)境，更具有高性能，開發(fā)周期短等特點，十分方便進行電子產(chǎn)品的開發(fā)和設(shè)計。EDA 技術(shù)，技術(shù)以大規(guī)?？删幊踢壿嬈骷樵O(shè)計載體，以硬件描述語言為系統(tǒng)邏輯描述主要表達方式，以計算機、大規(guī)?？删幊踢壿嬈骷拈_發(fā)軟件及實驗開發(fā)系統(tǒng)為設(shè)計工具，通過有關(guān)的開發(fā)軟件，自動完成用軟件的方式設(shè)計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯，邏輯化簡，邏輯分割，邏輯映射，編程下載等工作。最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。本設(shè)計利用 Verilog HDL 硬件描述語言結(jié)合可編程邏輯器件進行的，并通過數(shù)碼管動態(tài)顯示計時結(jié)果。數(shù)字鐘可以由各種技術(shù)實現(xiàn)，用可編程邏輯器件具有其他方式?jīng)]有的特點，它具有易學(xué)，方便，新穎，有趣，直觀，設(shè)計與實驗項目成功率高，理論與實踐結(jié)合緊密，體積小，容量大，I/O 口豐富，易編程和加密等特點，并且它還具有開放的界面，豐富的設(shè)計庫，模塊化的工具以及 LPM 定制等優(yōu)良性能，應(yīng)用非常方便。因此，本設(shè)計采用可編程邏輯器件實現(xiàn)。二、課題研究的必要性現(xiàn)在是一個知識爆炸的新時代。新產(chǎn)品、新技術(shù)層出不窮，電子技術(shù)的發(fā)展更是日新月異?？梢院敛豢鋸埖恼f，電子技術(shù)的應(yīng)用無處不在，電子技術(shù)正在不斷地改變我們的生活，改變著我們的世界。在這快速發(fā)展的年代，時間對人們來說是越來越寶貴，在快節(jié)奏的生活時，人們往往忘記了時間，一旦遇到重要的事情而忘記了時間，這將會帶來很大的損失。因此我們需要一個定時系統(tǒng)來提醒這些忙碌的人。數(shù)字化的鐘表給人們帶來了極大的方便。 4 近些年，隨著科技的發(fā)展和社會的進步，人們對數(shù)字鐘的要求也越來越高，傳統(tǒng)的時鐘已不能滿足人們的需求。多功能數(shù)字鐘不管在性能還是在樣式上都發(fā)生了質(zhì)的變化，有電子鬧鐘、數(shù)字鬧鐘等等。第三節(jié) 數(shù)字時鐘的原理介紹及功能要求一、數(shù)字時鐘的原理介紹數(shù)字時鐘使用 4 個兩位的計數(shù)器來實現(xiàn)，即百分秒計數(shù)器、秒計數(shù)器、分計數(shù)器和小時計數(shù)器．每個計數(shù)器又分別使用高低位 2 個計數(shù)器來實現(xiàn)．其中百分秒數(shù)器是 100 進制計數(shù)器(高位 l0 進制計數(shù)器，低位 10 進制計數(shù)器) ，秒計數(shù)器和分計數(shù)器是 60 進制計數(shù)器(高位 6 進制計數(shù)器，低位 10 進制計數(shù)器) ，小時計數(shù)器是 24 迸制計數(shù)器(高位 2 進制計數(shù)器，低位 10 進制計數(shù)器) 。數(shù)字時鐘首先是百分秒計數(shù)器按照系統(tǒng)時鐘 CLK_50 進行計數(shù)，計數(shù)滿100 后向秒計數(shù)器進位．秒計數(shù)器以百分秒計數(shù)器的進位位 l 為時鐘進行計數(shù)，計數(shù)滿 60 后向分計數(shù)器進位．分計數(shù)器以秒計數(shù)器的進位位 2 為時鐘進行計數(shù)，計數(shù)滿 60 后向小時計數(shù)器進位．小時計數(shù)器以分計數(shù)器的進位位3 為時鐘進行計數(shù)，計數(shù)滿 24 后整個系統(tǒng)從 0 開始重新進行計數(shù)。二、數(shù)字時鐘的功能要求時鐘功能：完成分/時的正確計數(shù)并顯示，秒由于數(shù)碼管數(shù)目的限制，采取發(fā)光二極管做提示；鬧鐘定時：實現(xiàn)定時提醒及定時報時，利用蜂鳴器發(fā)出報時聲音；時鐘校時：當(dāng)認(rèn)為時鐘不準(zhǔn)確時，可以分別對分/時鐘進行調(diào)整；秒表功能：利用 4 個數(shù)碼管完成秒表顯示：其精度達 100ms，可以暫停，并可隨時記時、暫停后記錄數(shù)據(jù)，最大計時為 。 5 第四節(jié) 本章小結(jié)本章主要講述了數(shù)字時鐘系統(tǒng)及其發(fā)展情況，由于本設(shè)計主要是研究基于 FPGA 的數(shù)字時鐘設(shè)計，所以本節(jié)也講述了 FPGA 數(shù)字時鐘的研究現(xiàn)狀，包括課題相關(guān)技術(shù)的發(fā)展及研究的必要性。本章最后也對數(shù)字時鐘的原理及功能要求做了說明。 6 第二章 FPGA 數(shù)字系統(tǒng)的開發(fā)原理FPGA 的開發(fā)原理對于了解和掌握 FPGA 是非常重要的，首先必須了解FPGA 的基本工作原理，再是設(shè)計流程和基本原則，最后是 FPGA 的基本結(jié)構(gòu)和常見技術(shù)。 第一節(jié) FPGA 技術(shù)及其工作原理一、 FPGA 概述FPGA 是現(xiàn)場可編程門陣列（Field Programmable Gate Array）的簡稱，與之相應(yīng)的 CPLD 是復(fù)雜可編程邏輯器件（ Complex Programmable Logic Device）的簡稱，兩者的功能基本相同，只是實現(xiàn)原理略有不同，所以有時可以忽略這兩者的區(qū)別，統(tǒng)稱為可編程邏輯器件或 CPLD/FPGA。CPLD/ FPGA 幾乎能完成任何數(shù)字器件的功能，上至高性能 CPU，下至簡單的 74 電路。它如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入或硬件描述語言自由的設(shè)計一個數(shù)字系統(tǒng)。通過軟件仿真可以事先驗證設(shè)計的正確性，在 PCB 完成以后，利用 CPLD/FPGA 的在線修改功能，隨時修改設(shè)計而不必改動硬件電路。使用 CPLA/FPGA 開發(fā)數(shù)字電路，可以大大縮短設(shè)計時間，減少 PCB 面積，提高系統(tǒng)的可靠性。這些優(yōu)點使得 CPLA/FPGA 技術(shù)在 20 世紀(jì) 90 年代以后得到飛速的發(fā)展，同時也大大推動了 EDA 軟件和硬件描述語言 HDL 的進步。二、FPGA 的基本工作原理目前，Xilinx 公司生產(chǎn)的 FPGA 都采用基于 SRAM 工藝的查處表（LookUpTable）結(jié)構(gòu)，通過燒寫文件改變查找表內(nèi)容的方法實現(xiàn)對 FPGA 的重復(fù)配置，在使用時需要外接一個片外存儲器以保存程序。上電時，F(xiàn)PGA 將外部存儲器中的數(shù)據(jù)讀入片內(nèi) RAM，完成配置后，進入工作狀態(tài)；掉電后FPGA 恢復(fù)白片，內(nèi)部邏輯消失。由數(shù)字電路的基本知識可以知道，對于一個 n 輸入的邏輯運算，不管是與或非運算還是異或運算等，最多只可能存在 7 2n 種結(jié)果。所以，如果事先將相應(yīng)的結(jié)果存放于一個存儲單元，就相當(dāng)于實現(xiàn)了與非門電路的功能。FPGA 的原理也是如此，它通過燒寫文件去配置查找表的內(nèi)容，從而在相同的電路情況下實現(xiàn)了不同的邏輯功能。查找表(LookUpTable)簡稱為 LUT，LUT 本質(zhì)上就是一個 RAM。目前FPGA 中多使用 4 輸入的 LUT，所以每一個 LUT 可以看成是一個 4 位地址線的 RAM。當(dāng)用戶通過原理圖或 HDL 語言描述一個邏輯電路后，PLD/FPGA開發(fā)軟件會自動計算邏輯電路的所有可能結(jié)果，并把真值表（即結(jié)果）寫入RAM，這樣，每輸入有一個信號進行邏輯運算就等于輸入一個地址去進行查找表，找出地址對應(yīng)的內(nèi)容，然后輸出即可。第二節(jié) FPGA 的設(shè)計流程FPGA 的基本開發(fā)流程主要包括設(shè)計輸入（design entry） 、設(shè)計仿真（Simulation） 、設(shè)計綜合（Synthesize） 、布局布線（Placeamp。route）和配置（Configuration）這五個主要步驟。集成綜合環(huán)境（ISE）的功能涵蓋了FPGA 開發(fā)的全過程，從功能上講，其工作流程無雪借助如何第三方 EDA 軟件。FPGA 的一般開發(fā)流程如圖 所示。設(shè)計準(zhǔn)備 設(shè)計輸入 ： 原理圖 硬件描述語言 波形圖設(shè)計處理 ：優(yōu)化 、 綜合適配 、 分割布局 、 布線下載到器件時序仿真時序仿真 8 圖 FPGA 的一般開發(fā)流程一、設(shè)計輸入設(shè)計輸入是根據(jù)工程師的設(shè)計方法所設(shè)計的功能描述給 EDA 軟件，常用的設(shè)計輸入方法有硬件描述語言 HDL 和原理圖設(shè)計方法。原理圖設(shè)計輸入法在早期應(yīng)用得比較廣泛，它根據(jù)設(shè)計要求，選用器件，繪制原理圖，完成輸入過程。這種方法的優(yōu)點是直觀、便于理解、元件庫資料豐富。但是在大型設(shè)計中，這種方法的可維護性較差，不利于模塊建設(shè)與重用。ISE 提供的設(shè)計輸入工具包括用于 HDL 代碼輸入和查看報告的文本編輯器（ISE Text Editor） 、用于原理圖編輯的工具 ECS（Enginerring Capture System） 、用于生成 IP Core 的 Core Generator、用于狀態(tài)機設(shè)計的 StateCAD以及用于約束文件編輯的 Constraint Editor 等二、設(shè)計綜合綜合優(yōu)化（Synthesize ）是指將 HDL 語言、原理圖等設(shè)計輸入翻譯成由與門、或門、非門、RAM、寄存器等基