【導讀】力地推動著社會生產力的發(fā)展和社會信息化程度的提高。在現(xiàn)代電子技術中，可編程器無疑是扮演著重要角色。的可編程邏輯可以方便的實現(xiàn)高速數(shù)字信號處理。它突破了并行處理、流水級。的硬件描述語言，從而為數(shù)字系統(tǒng)設計提供了極大的方便。程，VHDL語言的功能特點等。過該系統(tǒng)的功能，體現(xiàn)出FPGA在數(shù)據(jù)處理中的應用。該電子鐘系統(tǒng)功能齊。全，設計思路清晰。系統(tǒng)程序基于VHDL語言，采用模塊化設計方法。換成七段碼組件。每個子程序均經過EDA工具仿真，并附有仿真圖，最后將各。模塊組裝為一個整體——電子鐘?？删幊唐骷陌l(fā)展歷程.......

　　

【正文】 功能，它支持系統(tǒng)的數(shù)學模型直到門級電路的描述，并且高層次的行為描述和低層次的門級電路描述、結構描述可以混合使用。這些特點符合 IC 設計的市場要求。 VHDL 支持系統(tǒng)級描述，這是它由于其他硬件描述語言的突出優(yōu)點。例如， Verilog 語言是一種門級電路描述語言，其風格接近于電路原理圖，設計者需要搞清楚具體的電路結構的細節(jié)，因此其工作量通常較大。 VHDL 語言卻最適合描述電路的行為，即描述電路的功能，然后由綜合器生成符合要求的電路網(wǎng)絡。 3． VHDL 的硬件描述與具體的工藝技術和硬件結構無關，當門級或門級以上的描述通過仿真檢驗后，再利用相應的工具將設計映射成不同的工藝，因此電路的設計與工藝的改變是相互獨立的，并且 VHDL 硬件描述語言的實現(xiàn)目標器件的選擇范圍廣泛 ，可使用各系列的 CPLD、 FPGA 及各種門陣列器件。 4． VHDL 具有類屬描述語句和子程序調用等功能，對于已完成的設計源程序，可以通過修改類屬參數(shù)表和函數(shù)的方法來改變設計的規(guī)模和結構。 VHDL具有豐富的仿真語句和庫函數(shù)，使得門電路級功能仿真、檢查成為可能，使設 17 計者對整個工程設計的結構和功能的可行性作出決策。 盡管 VHDL 作為 IEEE 的制定的工業(yè)標準硬件描述語言具有諸多優(yōu)點，但它也具有文本的局限性及隱含信息內容，具體表現(xiàn)如下： 1． 通用整數(shù)等匿名類類型或依據(jù)不同系統(tǒng)應用環(huán)境而定的語言內容信息，在編譯處理時，應 對這些想象予以定量限制。 2． 文本定義的隱式操作，如 read、 write、 endfile 等。 3． 預定義屬性的不明確性。按照文本手冊定義， VHDL 語言的預定義屬性low、 high 等存在著不明確性問題，為此應對照國際的測試碼人為地修訂。 4． 接口的匹配。接口的匹配包括參數(shù)個數(shù)、類型等匹配檢查。對在靜態(tài)編譯中不能完全處理的問題，采用部分匹配的方法，而對于全部的匹配因為參數(shù)變化種類太多，缺少足夠信息而采取信息下傳，在動態(tài)模擬調試時匹配。 基于 VHDL 的系統(tǒng)設計流程 VHDL 程序設計采用自頂向下的模塊化設 計方法，一個完整的 VHDL 程序包括實體 (entity)、結構體 (architecture)、配置 (configuration)、程序包 (package)和庫 (library)五個部分 。 基于 VHDL 語言的系統(tǒng)設計流程如圖 32 所示 。 系 統(tǒng) 分 析 和 劃 分寫 出 各 模 塊 V H D L 程 序寫 出 各 模 塊 V H D L 測 試 標 準 對 V H D L 模 塊 進 行 模 擬 仿 真 將 V H D L 模 塊 組 合 成 門 級 電 路 門 級 電 路 仿 真 電 路 物 理 實 現(xiàn)（ 調 整 ） 圖 32 基于 VHDL 的數(shù)字系統(tǒng)設計 18 電子鐘主要功能模塊設計 數(shù)字鐘系統(tǒng)是由各個功能模塊組成的，在 這里主要介紹 其中的 分頻模塊，六十進制計數(shù)器模塊，二十四進制計數(shù)器 模塊，校時模塊和 BCD 七段顯示譯碼器模塊。 分頻模塊 由于輸入時鐘信號為 1024Hz，我們需要把它通過分頻得到 1Hz 即周期為 1s的秒脈沖時鐘信號， 模塊圖如 圖 33 所表示。 其中 clk1024 表示輸入信號， clk1表示頻率為 1 的輸出信號。 c l k 1 0 2 4c l k _ d i vc l k 1 圖 33 分頻模塊 分頻模塊程序如下 。 Library IEEE。 Use 。 Use 。 Use 。 Entity div1024 is Port( clk: in std_logic。from system clock(1024Hz) f1hz: out std_logic)。 1Hz output signal end div1024。 architecture arch of div1024 is input: clk output: f1hz signal count : integer range 0 to 1023。count from 0 to 1023local signal begin process for dividing by 1024 process (clk) begin if rising_edge(clk) then count=count+1。 if count=63 then f1hz=39。139。 else f1hz=39。039。 end if。 end if。 end process。 end arch。 19 六十進制計數(shù)器 模塊 在該 計數(shù)模塊中，上述描述的分頻模塊分出的 1Hz 的時鐘信號作為該模塊的輸入，其進位作為分鐘計數(shù)器的時鐘信號。將 六十 進制的計數(shù)模塊用 8bit 的數(shù)組用來表示，高四位為 秒鐘的十位，低四位為秒鐘的個位。 模塊如 圖 34 所示， 其中 clk 為 1Hz 的時鐘信號， COUT 為進位輸出， SL 為秒低位的輸出， SH為秒高位的輸出。 C L KS E C M I N S L [ 3 ? 0 ]S H [ 3 ? 0 ]C O U T 圖 34 六十進制 計數(shù)器模塊 可以把 2 片 74160 芯片連成六十進制計數(shù)器， 其電路圖 如下 。 圖 35 六十進制計數(shù)器電路圖 20 六十進制計數(shù)器 程序如下 。 LIBRARY IEEE。 USE 。 USE 。 ENTITY CNT60 IS PORT(CLK,RST,EN:IN STD_LOGIC。 CQ0:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CQ1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 COUT:OUT STD_LOGIC)。 END CNT60。 ARCHITECTURE behav OF CNT60 IS BEGIN PROCESS(CLK,RST,EN) VARIABLE Q0,Q1:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN IF RST=39。139。 THEN Q0:=(OTHERS=39。039。)。 Q1:=(OTHERS=39。039。)。 ELSIF CLK39。EVENT AND CLK=39。139。 THEN IF EN=39。139。 THEN IF Q0=9 and Q1=5 THEN Q0:=(OTHERS=39。039。)。 Q1:=(OTHERS=39。039。)。 elsif Q0=9 THEN Q0:=(OTHERS=39。039。)。 Q1:=Q1+1。 ELSE Q0:=Q0+1。 END IF。 END IF。 END IF。 IF Q0=9 and Q1=5 THEN COUT=39。139。 ELSE COUT=39。039。 END IF。 CQ0=Q0。 CQ1=Q1。 END PROCESS。 END behav。 二十四 進制計數(shù)器 模塊 在該 計數(shù)模塊中， 將 分鐘計數(shù)器的時鐘信號 作為該模塊的輸入。 將 二十四進制的計數(shù)模塊用 8bit 的數(shù)組用來表示，高四位為 時鐘的十位，低四位為時 鐘的個位。 當計數(shù)為 23： 59： 59 時，自動清零，重新開始計數(shù)。 模塊如 圖 36 所表示， 其中 clk 為 分鐘的 時鐘信號， clr 為清零端 ， HL 為秒低位的輸出， HH 為秒高位的輸出 。 21 H o u rc l kc l rH H [ 3 ? 0 ]H L [ 3 ? 0 ] 圖 36 二十四進制計數(shù)器模塊 同樣可以把 2 片 74160 芯片連成二十四進制計數(shù)器， 其電路圖 如下 。 圖 37 二十四進制計數(shù)器電路圖 二十四進制計數(shù)器程序如下 。 LIBRARY IEEE。 USE 。 USE 。 ENTITY CNT24 IS PORT(CLK,RST,EN:IN STD_LOGIC。 22 CQ2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 CQ3:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 COUT:out std_logic)。 END CNT24。 ARCHITECTURE behav OF CNT24 IS BEGIN PROCESS(CLK,RST,EN) VARIABLE Q0,Q1:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN IF RST=39。139。 THEN Q0:=(OTHERS=39。039。)。 Q1:=(OTHERS=39。039。)。 ELSIF CLK39。EVENT AND CLK=39。139。 THEN IF EN=39。139。 THEN IF Q0=3 and Q1=2 THEN Q0:=(OTHERS=39。039。)。 Q1:=(OTHERS=39。039。)。 elsif Q0=9 THEN Q0:=(OTHERS=39。039。)。 Q1:=Q1+1。 ELSE Q0:=Q0+1。 END IF。 END IF。 END IF。 IF Q0=3 and Q1=2 THEN COUT=39。139。 ELSE COUT=39。039。 END IF。 CQ2=Q0。 CQ3=Q1。 END PROCESS。 END behav。 校時模塊 調整時間是電子鐘最基本的功能之一，以下為調整時鐘記時模塊。 其中CHOOSE 為選擇需要調整的位置， ADJ 為調整的使能端，高有效，整個調整時間的實現(xiàn)是在暫停的前提下進行的。 當選擇好所需調整的位后，此時就需要對該位進行調整，若該位需要調整，則就加入一個新的時鐘觸發(fā)，若不需要調整，那么就仍然沿用以前的計數(shù)時 。 校時 模塊 如 圖 38 所示 。 C H O O S EP A U S EA D JS E T HS E T LS E T T I M E 圖 38 定時模塊 23 BCD 七段顯示譯碼器 在數(shù)字測量儀表和各種數(shù)字系統(tǒng)中，都需要將數(shù)字量直觀的顯示出 來。因此數(shù)字顯示電路是許多數(shù)字設備不可缺少的一部分。而數(shù)字電子鐘更是需要通過將系統(tǒng)產生的 BCD 碼轉換成七段顯示碼，從而將時間直觀的顯示出來。模塊如圖 37 所示，其中 a[3… 0]為輸入 BCD 碼， y[6… 0]為輸出 7 段顯示碼。 b c d d e c o d e ra [ 3 ? 0 ] y [ 6 ? 0 ] 圖 39 七段顯示 譯碼器模塊 七段顯示譯碼器真值表見表 310。 當輸入二進制編碼時，經 Ya— Yg 控制七段數(shù)碼管亮暗顯示， 從而將 BCD 碼轉換為可視的十進制形式。 表 310 BCD 七段顯示譯碼器真值表 輸入 輸出 數(shù)字 A3 A2 A