【導(dǎo)讀】計(jì)已經(jīng)進(jìn)入片上系統(tǒng)和專用集成電路的時(shí)代。由于硬件描述語言VHDL. 設(shè)計(jì)者的主要工作是利用硬件描述語言來完成對系統(tǒng)硬件。設(shè)計(jì)和修改過程軟件化,提高了大規(guī)模系統(tǒng)設(shè)計(jì)的自動(dòng)化程度[1]。PCM編碼方案,提出一種基于FPGA的PCM編碼新方案。該方案相對于傳統(tǒng)的設(shè)計(jì)。方法更適合于現(xiàn)代數(shù)字通信系統(tǒng),不但大大減少了周邊的設(shè)備,也使系統(tǒng)設(shè)計(jì)更加靈活,穩(wěn)定性更好,性價(jià)比更高,可以滿足多種環(huán)境下的遙測系統(tǒng)的要求。此后，遙測廣泛用于飛機(jī)、火箭、導(dǎo)彈和航天器的試驗(yàn)，也。極大地促進(jìn)了遙測技術(shù)的發(fā)展。備小型化等方面都取得了很大的進(jìn)展。目的是把輸入設(shè)備輸入的信號(hào)不失真地傳到終端。接收端天線接收信號(hào)后送入接收機(jī)。把組合信號(hào)解調(diào)出來，再經(jīng)分路解調(diào)器恢復(fù)各路原始信息，加以記錄、處理和顯示。其中PCM體制的應(yīng)用更為廣泛。各路被測信號(hào)對各自的副載波調(diào)制，將。且變化較快的速變參數(shù)的測量。由于遙測系統(tǒng)任務(wù)的多變性，所以要求PCM遙測設(shè)備具有可編程的特性。

　　

【正文】 。 USE 。 ENTITY rplcont2 IS PORT (clk,clr:IN STD_LOGIC。 count:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END。 ARCHITECTURE rtl OF rplcont2 IS SIGNAL count1: STD_LOGIC_VECTOR(6 DOWNTO 0)。 BEGIN PROCESS(CLR,CLK) BEGIN IF CLR=39。139。 THEN count1=( others=39。039。)。 南昌航空大學(xué)學(xué)士 學(xué)位論文 23 ELSIF CLK39。EVENT AND CLK=39。139。 THEN count1=count1+1。 END IF。 END PROCESS。 count=count1。 END rtl。 得到封裝模塊電路如圖 所示： 圖 rplcount1 模塊 進(jìn)行 功能仿真得到波形 圖 rplcount1 模塊功能仿真波形 從波形中可以看出 y3amp。y2amp。y1 呈 +1 的形式增長而當(dāng) clr=1 時(shí)， y3amp。y2amp。y1 清零。它的作用是每輸出一個(gè)數(shù)據(jù)，位計(jì)數(shù)器加 1，使得 8 選 1 選擇器輸入加 1，進(jìn)而使mux8_1 輸出下一位數(shù)據(jù)。 4） 字計(jì)數(shù)器模塊 (RPLCONT2) 的 VHDL 程序 說明： 他的作用是對輸入的數(shù)據(jù)位進(jìn)行統(tǒng)計(jì)，并將輸入數(shù)據(jù)的個(gè)數(shù)輸出給地址譯碼器decoder。 LIBRARY IEEE。 南昌航空大學(xué)學(xué)士 學(xué)位論文 24 USE 。 USE 。 ENTITY rplcont2 IS PORT (clk,clr:IN STD_LOGIC。 count:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END。 ARCHITECTURE rtl OF rplcont2 IS SIGNAL count1: STD_LOGIC_VECTOR(6 DOWNTO 0)。 BEGIN PROCESS(CLR,CLK) BEGIN IF CLR=39。139。 THEN count1=( others=39。039。)。 ELSIF CLK39。EVENT AND CLK=39。139。 THEN count1=count1+1。 END IF。 END PROCESS。 count=count1。 END rtl。 得到封裝模塊電路如圖 所示 ： 圖 rplcount2 模塊 仿真得到波形 圖 rplcount2 模塊功能仿真波形 南昌航空大學(xué)學(xué)士 學(xué)位論文 25 波形分析： 當(dāng) clr=0 時(shí)， count 隨時(shí)鐘加 1， 當(dāng) clr=1 時(shí)， count 清 0。 當(dāng)位計(jì)數(shù)器的 最高位 y3 從高電平變?yōu)榈碗娖綍r(shí)，字計(jì)數(shù)器加 1，說明已經(jīng)輸出一個(gè)字，并輸出 7 位地址。 5） 譯碼器模塊 (DECODER) 的 VHDL 程序 他的作用是對輸入的數(shù)據(jù)進(jìn)行位統(tǒng)計(jì)，當(dāng)輸入的數(shù)據(jù)達(dá)到幀長時(shí)控制 mux24_8 模塊選擇幀同步碼輸入。 LIBRARY IEEE。 USE IEEE. 。 USE IEEE. 。 ENTITY decoder IS PORT(a:IN STD_LOGIC_VECTOR(6 DOWNTO 0)。 b,c,d,e:OUT STD_LOGIC)。 END decoder。 ARCHITECTURE rtl OF decoder IS SIGNAL indata:INTEGER。 BEGIN indata=CONV_INTEGER(a)+1。 PROCESS (indata) BEGIN IF(indata=2)THEN b=39。039。c=39。139。 ELSIF(indata=3)THEN b=39。139。c=39。039。 ELSIF(indata= 4 AND indata= 102) THEN b=39。139。C=39。139。D=39。139。E=39。039。 ELSIF(indata=103 AND indata=129) THEN b=39。139。C=39。139。D=39。039。E=39。139。 END IF。 END PROCESS。 南昌航空大學(xué)學(xué)士 學(xué)位論文 26 END rtl。 得到封裝模塊電路如圖 所示： 圖 decoder 模塊 仿真得到波形： 圖 decoder 模塊功能仿真波形（地 址 1~4） 圖 decoder 模塊功能仿真波形（地址 100~105） 圖南昌航空大學(xué)學(xué)士 學(xué)位論文 27 decoder 模塊功能仿真波形（地址 126~2） 波形分析， 從圖中可以看到系統(tǒng)存在延時(shí)，消除延時(shí)的影響可得到下述結(jié)論 當(dāng)?shù)刂窞?1（ 0000001）時(shí)，輸出 b=0， c=1，即控制 mux24_8 選擇 flhb 輸入。 當(dāng)?shù)刂窞?2（ 0000010）時(shí)，輸出 b=1， c=0，即控制 mux24_8 選擇 fllb 輸入。 當(dāng)?shù)刂窞?3（ 0000010） ~101（ 1100101）時(shí) ,輸出 b=1， c=1，即控制 mux24_8 選擇 data 輸入，且輸出選定 A/D_SELECT 輸出。 當(dāng)?shù)刂窞?102（ 1100110） ~128（ 1111111）時(shí) ,輸出 b=1， c=1，即控制 mux24_8選擇 data 輸入，且輸出選定 DIGITAL_SELECT 輸出。 4 基于 FPGA 的 PCM 采編器系統(tǒng)的實(shí)現(xiàn) PCM 采編器系統(tǒng) 程序的仿真 將 24 選 8 數(shù)據(jù)選擇器模塊 (MUX24_8)、 8 選 1 數(shù)據(jù)選擇器模塊 (MUX8_1)、位計(jì)數(shù)器模塊 (RPLCONT1)、字計(jì)數(shù)器模塊 (RPLCONT2)、譯碼器模塊 (DECODER)和庫文件中的分頻器模塊 (freqdiv)、 D 觸發(fā)器模塊（ DFF）進(jìn)行頂層綜合得到原理圖 ,并進(jìn)行仿真得到波形 . 設(shè)數(shù)據(jù) DATA[7..0]為 、仿真 ,結(jié)果如圖 41 圖 41 頂層文件仿真波形 南昌航空大學(xué)學(xué)士 學(xué)位論文 28 從圖 41 中可看出 , 串行數(shù)據(jù)輸出 DATAOUT 為 1110100001001000 10101101b(E848ADh)。 E848H 為所加幀同步碼， ADh 為輸入數(shù)據(jù)，結(jié)果與設(shè)計(jì)要求吻合 .輸出比輸入滯后約 2us（ 2 個(gè)時(shí)鐘周期） ,但不影響數(shù)據(jù)的正確傳輸 南昌航空大學(xué)學(xué)士 學(xué)位論文 29 結(jié)論及 展望 整個(gè) PCM采編器的設(shè)計(jì)是根據(jù) VHDL語言的特點(diǎn)，采用自頂向下的方法生成的。使用EDA工具 QUARTUS II完成各個(gè)模塊的編譯和仿真，在計(jì)算機(jī)上修改和調(diào)整參數(shù)快捷便可以很快找到最佳設(shè)計(jì)方案，將所有的功能實(shí)體例化為一個(gè)系統(tǒng)。這樣的設(shè)計(jì)方法，與傳統(tǒng)的電子線路設(shè)計(jì)方法相比較，效率大大提高。用 VHDL語言編程時(shí)，使用數(shù)據(jù)包和參數(shù)化實(shí)體的程序構(gòu)造方法，思路清晰，更易于程序的維護(hù)和功能擴(kuò)展。 本文的基于 FPGA的遙測系統(tǒng) PCM采編器的設(shè)計(jì)在 QUARTUS II工具上進(jìn)行的各個(gè)模塊和頂層文件的編譯和仿真 ，表明該系統(tǒng)是符合要求的，能夠達(dá)到準(zhǔn)確無誤的給收集到的數(shù)據(jù)進(jìn)行加數(shù)據(jù)幀和傳輸數(shù)據(jù)的。但由于本人水平有限，工具器材有限，不能做出芯片實(shí)品。望以后有人借此做出。 南昌航空大學(xué)學(xué)士 學(xué)位論文 30 參考文獻(xiàn) [1]劉蕰才遙測遙控系統(tǒng) 20xx [2]房少軍 ,欒秀珍 .數(shù)字微波接力通信系統(tǒng) [M].大連 :大連海事大學(xué)出版社 ,1999. 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