【導讀】計已經(jīng)進入片上系統(tǒng)和專用集成電路的時代。由于硬件描述語言VHDL. 設計者的主要工作是利用硬件描述語言來完成對系統(tǒng)硬件。設計和修改過程軟件化,提高了大規(guī)模系統(tǒng)設計的自動化程度[1]。PCM編碼方案,提出一種基于FPGA的PCM編碼新方案。該方案相對于傳統(tǒng)的設計。方法更適合于現(xiàn)代數(shù)字通信系統(tǒng),不但大大減少了周邊的設備,也使系統(tǒng)設計更加靈活,穩(wěn)定性更好,性價比更高,可以滿足多種環(huán)境下的遙測系統(tǒng)的要求。此后，遙測廣泛用于飛機、火箭、導彈和航天器的試驗，也。極大地促進了遙測技術的發(fā)展。備小型化等方面都取得了很大的進展。目的是把輸入設備輸入的信號不失真地傳到終端。接收端天線接收信號后送入接收機。把組合信號解調(diào)出來，再經(jīng)分路解調(diào)器恢復各路原始信息，加以記錄、處理和顯示。其中PCM體制的應用更為廣泛。各路被測信號對各自的副載波調(diào)制，將。且變化較快的速變參數(shù)的測量。由于遙測系統(tǒng)任務的多變性，所以要求PCM遙測設備具有可編程的特性。

　　

【正文】 。 USE 。 ENTITY rplcont2 IS PORT (clk,clr:IN STD_LOGIC。 count:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END。 ARCHITECTURE rtl OF rplcont2 IS SIGNAL count1: STD_LOGIC_VECTOR(6 DOWNTO 0)。 BEGIN PROCESS(CLR,CLK) BEGIN IF CLR=39。139。 THEN count1=( others=39。039。)。 南昌航空大學學士 學位論文 23 ELSIF CLK39。EVENT AND CLK=39。139。 THEN count1=count1+1。 END IF。 END PROCESS。 count=count1。 END rtl。 得到封裝模塊電路如圖 所示： 圖 rplcount1 模塊 進行 功能仿真得到波形 圖 rplcount1 模塊功能仿真波形 從波形中可以看出 y3amp。y2amp。y1 呈 +1 的形式增長而當 clr=1 時， y3amp。y2amp。y1 清零。它的作用是每輸出一個數(shù)據(jù)，位計數(shù)器加 1，使得 8 選 1 選擇器輸入加 1，進而使mux8_1 輸出下一位數(shù)據(jù)。 4） 字計數(shù)器模塊 (RPLCONT2) 的 VHDL 程序 說明： 他的作用是對輸入的數(shù)據(jù)位進行統(tǒng)計，并將輸入數(shù)據(jù)的個數(shù)輸出給地址譯碼器decoder。 LIBRARY IEEE。 南昌航空大學學士 學位論文 24 USE 。 USE 。 ENTITY rplcont2 IS PORT (clk,clr:IN STD_LOGIC。 count:OUT STD_LOGIC_VECTOR(6 DOWNTO 0))。 END。 ARCHITECTURE rtl OF rplcont2 IS SIGNAL count1: STD_LOGIC_VECTOR(6 DOWNTO 0)。 BEGIN PROCESS(CLR,CLK) BEGIN IF CLR=39。139。 THEN count1=( others=39。039。)。 ELSIF CLK39。EVENT AND CLK=39。139。 THEN count1=count1+1。 END IF。 END PROCESS。 count=count1。 END rtl。 得到封裝模塊電路如圖 所示 ： 圖 rplcount2 模塊 仿真得到波形 圖 rplcount2 模塊功能仿真波形 南昌航空大學學士 學位論文 25 波形分析： 當 clr=0 時， count 隨時鐘加 1， 當 clr=1 時， count 清 0。 當位計數(shù)器的 最高位 y3 從高電平變?yōu)榈碗娖綍r，字計數(shù)器加 1，說明已經(jīng)輸出一個字，并輸出 7 位地址。 5） 譯碼器模塊 (DECODER) 的 VHDL 程序 他的作用是對輸入的數(shù)據(jù)進行位統(tǒng)計，當輸入的數(shù)據(jù)達到幀長時控制 mux24_8 模塊選擇幀同步碼輸入。 LIBRARY IEEE。 USE IEEE. 。 USE IEEE. 。 ENTITY decoder IS PORT(a:IN STD_LOGIC_VECTOR(6 DOWNTO 0)。 b,c,d,e:OUT STD_LOGIC)。 END decoder。 ARCHITECTURE rtl OF decoder IS SIGNAL indata:INTEGER。 BEGIN indata=CONV_INTEGER(a)+1。 PROCESS (indata) BEGIN IF(indata=2)THEN b=39。039。c=39。139。 ELSIF(indata=3)THEN b=39。139。c=39。039。 ELSIF(indata= 4 AND indata= 102) THEN b=39。139。C=39。139。D=39。139。E=39。039。 ELSIF(indata=103 AND indata=129) THEN b=39。139。C=39。139。D=39。039。E=39。139。 END IF。 END PROCESS。 南昌航空大學學士 學位論文 26 END rtl。 得到封裝模塊電路如圖 所示： 圖 decoder 模塊 仿真得到波形： 圖 decoder 模塊功能仿真波形（地 址 1~4） 圖 decoder 模塊功能仿真波形（地址 100~105） 圖南昌航空大學學士 學位論文 27 decoder 模塊功能仿真波形（地址 126~2） 波形分析， 從圖中可以看到系統(tǒng)存在延時，消除延時的影響可得到下述結論 當?shù)刂窞?1（ 0000001）時，輸出 b=0， c=1，即控制 mux24_8 選擇 flhb 輸入。 當?shù)刂窞?2（ 0000010）時，輸出 b=1， c=0，即控制 mux24_8 選擇 fllb 輸入。 當?shù)刂窞?3（ 0000010） ~101（ 1100101）時 ,輸出 b=1， c=1，即控制 mux24_8 選擇 data 輸入，且輸出選定 A/D_SELECT 輸出。 當?shù)刂窞?102（ 1100110） ~128（ 1111111）時 ,輸出 b=1， c=1，即控制 mux24_8選擇 data 輸入，且輸出選定 DIGITAL_SELECT 輸出。 4 基于 FPGA 的 PCM 采編器系統(tǒng)的實現(xiàn) PCM 采編器系統(tǒng) 程序的仿真 將 24 選 8 數(shù)據(jù)選擇器模塊 (MUX24_8)、 8 選 1 數(shù)據(jù)選擇器模塊 (MUX8_1)、位計數(shù)器模塊 (RPLCONT1)、字計數(shù)器模塊 (RPLCONT2)、譯碼器模塊 (DECODER)和庫文件中的分頻器模塊 (freqdiv)、 D 觸發(fā)器模塊（ DFF）進行頂層綜合得到原理圖 ,并進行仿真得到波形 . 設數(shù)據(jù) DATA[7..0]為 、仿真 ,結果如圖 41 圖 41 頂層文件仿真波形 南昌航空大學學士 學位論文 28 從圖 41 中可看出 , 串行數(shù)據(jù)輸出 DATAOUT 為 1110100001001000 10101101b(E848ADh)。 E848H 為所加幀同步碼， ADh 為輸入數(shù)據(jù)，結果與設計要求吻合 .輸出比輸入滯后約 2us（ 2 個時鐘周期） ,但不影響數(shù)據(jù)的正確傳輸 南昌航空大學學士 學位論文 29 結論及 展望 整個 PCM采編器的設計是根據(jù) VHDL語言的特點，采用自頂向下的方法生成的。使用EDA工具 QUARTUS II完成各個模塊的編譯和仿真，在計算機上修改和調(diào)整參數(shù)快捷便可以很快找到最佳設計方案，將所有的功能實體例化為一個系統(tǒng)。這樣的設計方法，與傳統(tǒng)的電子線路設計方法相比較，效率大大提高。用 VHDL語言編程時，使用數(shù)據(jù)包和參數(shù)化實體的程序構造方法，思路清晰，更易于程序的維護和功能擴展。 本文的基于 FPGA的遙測系統(tǒng) PCM采編器的設計在 QUARTUS II工具上進行的各個模塊和頂層文件的編譯和仿真 ，表明該系統(tǒng)是符合要求的，能夠達到準確無誤的給收集到的數(shù)據(jù)進行加數(shù)據(jù)幀和傳輸數(shù)據(jù)的。但由于本人水平有限，工具器材有限，不能做出芯片實品。望以后有人借此做出。 南昌航空大學學士 學位論文 30 參考文獻 [1]劉蕰才遙測遙控系統(tǒng) 20xx [2]房少軍 ,欒秀珍 .數(shù)字微波接力通信系統(tǒng) [M].大連 :大連海事大學出版社 ,1999. [3] 侯伯亨 ,顧 新 .VHDL 硬件描述語言與數(shù)字邏輯電路設計 [M].西安 :西安電子科技大 學出版社 ,1999. [4] 陸榮春 .通信原理與技術 [M].上海 :上海大學出版社 ,20xx. [5].潘松，黃繼業(yè) .EDA 技術實用教程（第三版） .科學出版社 . [6]侯曉霞 ,柴洪輝 .C技術內(nèi)幕 [M].北京 :清華大學出版社 ,20xx. [7]20xx 年第 1 期車繼海等 :基于 FPGA 的可編程 PCM 采編器的實現(xiàn) [J] [8] 陳建洪 ,李彩芳 ,佘麗貞 . 基于 FPGA 的 PCM 編碼器與解碼器的設計與實現(xiàn) [J]. 電力系統(tǒng)通信， 20xx， 12:6470. [9] 車繼海 ,王琪 . 基于 FPGA 的可編程 PCM 采編器的實現(xiàn) [J]. 計算機與現(xiàn)代化， 20xx， 1:2427． [10]喻金科 ,徐精華 ,鄒雄 . 基于 FPGA 的可編程 PCM 解調(diào)器的設計 [J]. 微計算機信息， 20xx，12:137138． [11] Armstrong ,Gray . VHDL Design Representation and Synthesis[J]. Prentice Hall，20xx [12] Altera Corporation. Altera Digital Library[J]. Altera, 20xx [13] 房少軍 。欒秀珍數(shù)字微波接力通信系統(tǒng) 1999 [14]侯伯亨 。顧新 VHDL硬件描述語言與數(shù)字邏輯電路設計 1999 [15]樊昌信通信原理 1984 [16]王金明 。楊吉斌數(shù)字系統(tǒng)設計與 Verilog HDL 20xx [17]趙世強電子電路 EDA技術 20xx [18]陳雪松 。藤立中 VHDL入門與應用 20xx [19]陸榮春通信原理與技術 20xx [20]徐志軍 。徐光輝 CPLD/FPGA的開發(fā)與應用 20xx [21]魏 東 ,于立君 ,王 輝用 .VHDL 實現(xiàn)可編程 PCM 采編器 [J],20xx [22]侯伯亨 。顧新 VHDL硬件描述語言與數(shù)字邏輯電路設計 1999 南昌航空大學學士 學位論文 31 致謝 在這學期時間里大家通過自己的努力都有了很大的收獲，在做課程設計的過程中我們遇到了很多問題，但在柴明鋼老師的辛勤耐心指導以及查閱相關資料的努力下終于得到了解決。本次課設中 在老師 們悉心教導下也 學得到很多 在課堂中沒有學到的 知識 。在此 對 在課程設計過程中 給過我?guī)椭乃?有同學及老師表示衷心的感謝。