【正文】 術(shù)邏輯包括一個異或門（ XORG）和一個專用與門（ MULTAND），一個異或門可以使一個 Slice 實現(xiàn) 2bit 全加操作，專用與門用于提高乘法器的效率；進(jìn)位邏輯由專用進(jìn)位信號和函數(shù)復(fù)用器（ MUXC）組成，用于實現(xiàn)快速的算術(shù)加減法操作； 4 輸入函數(shù)發(fā)生 器用于實現(xiàn) 4 輸入 LUT、分布式 RAM 或 16比特移位寄存器（ Virtex5 系列芯片的Slice 中的兩個輸入函數(shù)為 6輸入，可以實現(xiàn) 6輸入 LUT或 64 比特移位寄存器）；進(jìn)位邏輯包括兩條快速進(jìn)位鏈，用于提高 CLB 模塊的處理速度。 3） 數(shù)字時鐘管理模塊（ DCM） 南昌航空大學(xué)學(xué)士 學(xué)位論文 6 業(yè)內(nèi)大多數(shù) FPGA 均提供數(shù)字時鐘管理（ Xilinx 的全部 FPGA 均具有這種特性）。 Xilinx 推出最先進(jìn)的 FPGA 提供數(shù)字時鐘管理和相位環(huán)路鎖定。相位環(huán)路鎖定能夠提供精確的時鐘綜合，且能夠降低抖動，并實現(xiàn)過濾功能。 4） 嵌入式塊 RAM（ BRAM） 大 多數(shù) FPGA都具有內(nèi)嵌的塊 RAM，這大大拓展了 FPGA的應(yīng)用范圍和靈活性。塊 RAM 可被配置為單端口 RAM、雙端口 RAM、內(nèi)容地址存儲器 （ CAM）以及 FIFO等常用存儲結(jié)構(gòu)。 RAM、 FIFO 是比較普及的概念，在此就不冗述。 CAM存儲器在其內(nèi)部的每個存儲單元中都有一個比較邏輯，寫入 CAM 中的數(shù)據(jù)會和內(nèi)部的每一個數(shù)據(jù)進(jìn)行比較，并返回與端口數(shù)據(jù)相同的所有數(shù)據(jù)的地址，因而在路由的地址交換器中有廣泛的應(yīng)用。除了塊 RAM，還可以將 FPGA 中的 LUT靈活地配置成 RAM、 ROM 和 FIFO 等結(jié)構(gòu)。在實際應(yīng)用中，芯片內(nèi)部塊 RAM 的數(shù)量也是選擇芯片的一個重要因素 [10]。 單片塊 RAM的容量為 18k 比特，即位寬為 18比特、深度為 1024，可以根據(jù)需要改變其位寬和深度，但要滿足兩個原則：首先，修改后的容量（位寬 深度）不能大于 18k 比特；其次，位寬最大不能超過 36比特。當(dāng)然，可以將多片塊 RAM級聯(lián)起來形成更大的 RAM，此時只受限于芯片內(nèi)塊 RAM 的數(shù)量，而 不再受上面兩條原則約束。 5） 豐富的布線資源 布線資源連通 FPGA 內(nèi)部的所有單元，而連線的長度和工藝決定著信號在連線上的驅(qū)動能力和傳輸速度。 FPGA 芯片內(nèi)部 有著豐富的布線資源，根據(jù)工藝、長度、寬度和分布位置的不同而劃分為 4 類不同的類別。第一類是全局布線資源，用于芯片內(nèi)部全局時鐘和全局復(fù)位 /置位的布線；第二類是長線資源，用以完成芯片 Bank 間的高速信號和第二全局時鐘信號的布線；第三類是短線資源，用于完成基本邏輯單元之間的邏輯互連和布線；第四類是分布式的布線資源，用于專有時鐘、復(fù)位等控制信號線。 在實際中設(shè)計者不需要直接選擇布線資源，布局布線器可自動地根據(jù)輸入邏輯網(wǎng)表的拓?fù)浣Y(jié)構(gòu)和約束條件選擇布線資源來連通各個模塊單元。從本質(zhì)上講，布線資源的使用方法和設(shè)計的 結(jié)果有密切、直接的關(guān)系 [11]。 6） 底層內(nèi)嵌功能單元 內(nèi)嵌功能模塊主要指 DLL（ Delay Locked Loop）、 PLL（ Phase Locked Loop）、DSP和 CPU 等軟處理核（ SoftCore）。現(xiàn)在越來越豐富的內(nèi)嵌功能單元，使得單南昌航空大學(xué)學(xué)士 學(xué)位論文 7 片 FPGA 成為了系統(tǒng)級的設(shè)計工具，使其具備了軟硬件聯(lián)合設(shè)計的能力，逐步向SOC 平臺過渡 [12]。 DLL 和 PLL 具有類似的功能，可以完成時鐘高精度、低抖動的倍頻和分頻，以及占空比調(diào)整和移相等功能。 Xilinx 公司生產(chǎn)的芯片上集成了 DLL， Altera公司的芯片集成了 PLL， Lattice 公司的新型芯片上同時集成了 PLL 和 DLL。 PLL 和 DLL 可以通過 IP 核生成的工具方便地進(jìn)行管理和配置。 7） 內(nèi)嵌專用硬核 內(nèi)嵌專用硬核是相對底層嵌入的軟核而言的，指 FPGA 處理能力強(qiáng)大的硬核（ Hard Core），等效于 ASIC 電路。為了提高 FPGA 性能，芯片生產(chǎn)商在芯片內(nèi)部集成了一些專用的硬核。例如：為了提高 FPGA 的乘法速度，主流的 FPGA 中都集成了專用乘法器；為了適用通信總線與接口標(biāo)準(zhǔn)，很多高端的 FPGA 內(nèi)部都集成了串并收發(fā)器（ SERDES），可以 達(dá)到數(shù)十 Gbps 的收發(fā)速度。 FPGA的基本特點(diǎn) 1）采用 FPGA 設(shè)計 ASIC 電路 (專用集成電路 )，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 2） FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 3） FPGA 內(nèi)部有豐富的觸發(fā)器和 I/O 引腳。 4） FPGA 是 ASIC 電路中設(shè)計周期最短、開發(fā)費(fèi)用最低、風(fēng)險最小的器件之一。 5) FPGA 采用高速 CMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容 。 可以說， FPGA 芯片 是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一 。 FPGA 是由存放在片內(nèi) RAM 中的程序來設(shè)置其工作狀態(tài)的，因此，工作時需要對片內(nèi)的 RAM 進(jìn)行編程。用戶可以根據(jù)不同的配置模式，采用不同的編程方式。 由于可以利用 EDA 工具對 FPGA 內(nèi)部邏輯電路的連接進(jìn)行編程改動，因此， FPGA與傳統(tǒng)的的 ASIC(Application Specific Integrated Circuit)不同，在完成設(shè)計后，不需要投片生產(chǎn)，就能得到符合使用需要的芯片 。FPGA 可以完成全定制或者半定制ASIC 電路的中試樣片 。FPGA 內(nèi)部具有豐富的觸發(fā)器和 IO 引腳。 FPGA 的應(yīng)用 南昌航空大學(xué)學(xué)士 學(xué)位論文 8 1） 電路設(shè)計中 FPGA 的應(yīng)用 連接邏輯，控制邏輯是 FPGA 早期發(fā)揮作用比較大的領(lǐng)域也是 FPGA 應(yīng)用的基石．事實上在電路設(shè)計中應(yīng)用 FPGA 的難度還是比較大的這要求開發(fā)者要具備相應(yīng)的硬件知識（電路知識）和軟件應(yīng)用能力（開發(fā)工具）這方面的人才總是緊缺的，往往都從事新技術(shù)，新產(chǎn)品的開發(fā)成功的產(chǎn)品將變成市場主流基礎(chǔ)產(chǎn)品供產(chǎn)品設(shè)計者應(yīng)用在不遠(yuǎn)的將來，通用和專用 IP 的設(shè)計將成為一個熱門行業(yè)！搞電路設(shè)計的前提是必須要具備一定的硬件知識 [13]。 2） 產(chǎn)品設(shè)計 把相對成熟的技術(shù)應(yīng)用到某些特定領(lǐng)域如通訊，視頻，信息處理等等 開發(fā)出滿足行業(yè)需要并能被行業(yè)客戶接受的產(chǎn)品這方面主要是 FPGA 技術(shù) 和專業(yè)技術(shù)的結(jié)合問題，另外還有就是與專業(yè)客戶的界面問題產(chǎn)品設(shè)計還包括專業(yè)工具類產(chǎn)品及民用產(chǎn)品，前者重點(diǎn)在性能，后者對價格敏感產(chǎn)品設(shè)計以實現(xiàn)產(chǎn)品功能為主要目的， FPGA技術(shù)是一個實現(xiàn)手段在這個領(lǐng)域， FPGA 因為具備接口，控制，功能 IP，內(nèi)嵌 CPU等特點(diǎn)有條件實現(xiàn)一個構(gòu)造簡單，固化程度高，功能全面的系統(tǒng)產(chǎn)品設(shè)計將 是 FPGA技術(shù)應(yīng)用最廣大的市場 [14] 。 3） 系統(tǒng)級應(yīng)用 系統(tǒng)級的應(yīng)用是 FPGA 與傳統(tǒng)的計算機(jī)技術(shù)結(jié)合，實現(xiàn)一種 FPGA 版的 計算機(jī)系統(tǒng) 如用 Xilinx V4, V5 系列的 FPGA，實現(xiàn)內(nèi)嵌 POWER PC CPU, 然后再配合各種外圍功能，實現(xiàn)一個基本環(huán)境，在這個平臺上跑 LINUX 等系統(tǒng)這個系統(tǒng)也就支持各種標(biāo)準(zhǔn)外設(shè)和功能接口（如圖象接口）了這對于快速構(gòu)成FPGA 大型系 統(tǒng)來講是很有幫助的。這種 山寨 味很濃的系統(tǒng)早期優(yōu)勢不一定很明顯，類似 ARM 系統(tǒng)的境況但若能慢慢發(fā)揮出 FPGA 的優(yōu)勢，逐漸實現(xiàn)一些特色系統(tǒng)也是一種發(fā)展方向。若在系統(tǒng)級應(yīng)用中，開發(fā)人員不具備系統(tǒng)的擴(kuò)充開發(fā)能力，只是搞搞編程是沒什么意義的，當(dāng)然 設(shè)備驅(qū)動程序 的開發(fā)是另一種情況，搞系統(tǒng)級應(yīng)用看似起點(diǎn)高，但不具備深層開發(fā)能力，很可能會變成愛好者，就如很多人會做網(wǎng)頁但不能稱做會編程類似以上 是幾點(diǎn)個人開發(fā) 。 FPGA 發(fā)展趨勢 以 FPGA 為核心的 PLD 產(chǎn)品是近幾年集成電路中發(fā)展最快的產(chǎn)品。隨著 FPGA 性能的高速發(fā)展和設(shè)計人員自身能力的提高， FPGA 將進(jìn)一步擴(kuò)大可編程芯片的領(lǐng)地，將復(fù)雜的芯片擠向高端和超復(fù)雜的應(yīng)用。 FPGA 發(fā)展趨勢體現(xiàn)在以下幾個方面 : 南昌航空大學(xué)學(xué)士 學(xué)位論文 9 1）向高密度、更大容量的千萬門系統(tǒng)級方向邁進(jìn) 。 、低電壓、微功耗、微封裝和環(huán)保型發(fā)展 。 3） IP 資源復(fù)用理念將得到普遍認(rèn)同并成為主要設(shè)計方式 。 4） MCU、 DSP、 MPU 等嵌入式處理器將成為 FPGA 應(yīng)用的核心。 硬件 描述語言 (HDL) 硬件描述語言是一種用文本形式來描述和設(shè)計電路的語言。設(shè)計者可利用 HDL[7]語言來描述自己的設(shè)計，然后利用 EDA[8]工具進(jìn)行綜合和仿真，最后變成某種目標(biāo)文件，再用 ASIC 或 FPGA 具體實現(xiàn)。據(jù)統(tǒng)計，目前美國硅谷約有 80％的 ASIC 和 FPGA是采用 HDL 方法設(shè)計的方法。 HDL 語言有如下特點(diǎn)： (1)HDL 以行為描述見長，它能從比較抽象的角度描述硬件的行為。 (2)HDL 是結(jié)構(gòu)化語言，可以從比較具體的角度描述硬件結(jié)構(gòu)。 (3)HDL 具備了從比較抽象到比較具體的多個層面上對電子實體進(jìn)行描述的 能力。 (4)HDL 的生命力在于用它描述實體的程序，既能被模擬 (simulation)，又能被綜合 (synthesis)。 通過模擬，可驗證設(shè)計的正確性；通過綜合，抽象的設(shè)計描述將自動地自上而下地轉(zhuǎn)化為實在的物理設(shè)計邏輯圖、電路圖，直至版圖。 HDL 和傳統(tǒng)的原理圖輸入方法的關(guān)系就好比是高級語言和匯編語言的關(guān)系。 HDL 的可移植性好，使用方便，但效率不如原理圖；原理圖輸入的可控性好，效率高，比較直觀，但設(shè)計大規(guī)模FPGA/CPLD 時顯得比較煩瑣。在真正的 FPGA/CPLD 設(shè)計中，通常采用原理圖和HDL 結(jié)合的方法來 設(shè)計，適合用原理圖的地方就用原理圖，適合用 HDL 的地方就用HDL，并沒有強(qiáng)制的規(guī)定。我們的最終目的是在最短的時間內(nèi)，用自己最熟悉的工具設(shè)計出高效，穩(wěn)定，符合設(shè)計要求的電路。 VeriIog HDL 任何新生事物的產(chǎn)生都有它的歷史沿革，早期的硬件描述語言是以一種高級語言為基礎(chǔ)，加上一些特殊的約定而產(chǎn)生的，目的是為了實現(xiàn) RTL 級仿真，用以驗證設(shè)計的正確性，而不必像在傳統(tǒng)的手工設(shè)計過程中那樣，必須等到完成樣機(jī)后才能進(jìn)行實測和調(diào)試。 Verilog HDL[9]就是在使用最廣泛的 C 語言的基礎(chǔ)上發(fā)展起來 的一種軟件描述語言，它是由 GDA(Gateway Design Automation)公司的 PHIIMOORBY 在 1983南昌航空大學(xué)學(xué)士 學(xué)位論文 10 年末首創(chuàng)的，最初只設(shè)計了一個仿真與驗證工具，之后又陸續(xù)開發(fā)了相關(guān)的故障模擬與時序分析工具。 1985 年 MOORBY 推出它的第三個商用仿真器 VerilogXL，獲得了巨大的成功，從而使得 VerilogHDL 迅速得到推廣應(yīng)用。 1989 年 CADENCE 公司收購了 GDA 公司，使得 VerilogHDL 成為了該公司的獨(dú)家專利。 1990 年 CADENCE 公司公開發(fā)表了 VerilogHDL，并成立 LVI 組 織以促進(jìn) VerilogHDL成為 IEEE標(biāo)準(zhǔn)，即 IEEE Standard l364． 1995。 Verilog HDL 是目前應(yīng)用最廣泛的一種硬件描述語言，它的最大特點(diǎn)就是易學(xué)易用，如果有 C 語言的編程經(jīng)驗，可以在一個較短的