【正文】 結(jié)構(gòu)是基于“與或陣列”，其“與陣列”和“或陣列”均可編程。由于PLA器件的資源利用率低，現(xiàn)已很少使用。PAL（可編程陣列邏輯）基本結(jié)構(gòu)也是基于“與或陣列”，它的“與陣列”是可編程的，而“或陣列”是固定的。FPGA（現(xiàn)場可編程邏輯門陣列）是近幾年集成電路中發(fā)展最快的產(chǎn)品。從一開始少量生產(chǎn)以配合其他芯片功能發(fā)展到作為核心芯片大量生產(chǎn)。其綜合了PLD的現(xiàn)場可編程特性，調(diào)試時間短和ASIC的低成本，大規(guī)模復(fù)雜集合能力的特點(diǎn)應(yīng)運(yùn)而生。采用了不同于PLD架構(gòu)的設(shè)計方式（主要是SRAM Base及Anti fuse）。FPGA芯片由查找表、觸發(fā)器和布線資源組成。FPGA的邏輯單元由查找表和觸發(fā)器構(gòu)成。Altera（QuartussII)和Xilinx(ise)是目前最大的可編程集成電路供貨商。1985美國Xilinx公司首次推出FPGA產(chǎn)品XC2064，Xilinx公司FPGA主要有XC4000、Virtex、Spartam，以及最新的Virtex系列。Altera公司FPGA主要有FLEX、Cyclone（低端）、Arria（中端）、Stratix（高端）系列。目前市場上常用FPGA產(chǎn)品是Xilinx公司的Spartan和Virtex系列及Altera公司的ACEX和APEX系列。隨著電子技術(shù)日益成熟，可編程邏輯器件的高速發(fā)展，基于FPGA的嵌入式系統(tǒng)技術(shù)正在成熟。FPGA芯片將繼續(xù)向高密度、高容量、低壓低功耗的方向邁進(jìn)。 課題研究內(nèi)容與主要工作隨著 EDA 技術(shù)的發(fā)展，使用硬件描述語言來設(shè)計 PLD/FPGA 已經(jīng)成為一種趨勢。本課題中，將UART分為幾個模塊的組合，利用硬件描述語言VHDL描述其邏輯功能，并采用自頂向下的設(shè)計方法進(jìn)行設(shè)計。核心部分用有限狀態(tài)機(jī)（FSM），使邏輯設(shè)計更為直觀簡單。使用Quartus II 工具，對邏輯設(shè)計逐層進(jìn)行仿真驗證。課題主要工作，掌握各個模塊的工作流程，熟悉UART通信協(xié)議。，以及頂層模塊的功能。 II軟件上對其進(jìn)行進(jìn)行邏輯綜合，仿真驗證。 課題內(nèi)容結(jié)構(gòu)第一章緒論介紹課題背景、研究意義，以及與本課題相關(guān)的技術(shù)當(dāng)前現(xiàn)狀，明確研究內(nèi)容以及主要工作。第二章介紹了UART的理論內(nèi)容，明確UART各模塊的工作特性。第三章介紹本次設(shè)計實現(xiàn)平臺和工具。具體為硬件平臺FPGA,軟件平臺Quartusii以及硬件描述語言VHDL.第四章根據(jù)理論依據(jù)對UART結(jié)構(gòu)設(shè)計，包括整體系統(tǒng)框架介紹和各部分模塊說明以及相關(guān)流程圖。第五章對設(shè)計完成后的UART進(jìn)行邏輯綜合，功能及時序仿真，并分析總結(jié)邏輯綜合和仿真結(jié)果。第六章對課題的總結(jié)以及有待改進(jìn)之處。第七章致謝。2 UART理論基礎(chǔ) 接口技術(shù)簡介接口是CPU與外界的連接部件，是CPU與外界交換信息的中轉(zhuǎn)站。一個接口的基本功能是在系統(tǒng)總線和I/O設(shè)備之間傳輸信號，提供緩沖作用，以滿足接口兩邊的時序要求。如圖1， 圖1 接口功能主要的計算機(jī)接口技術(shù)有兩種：并行接口和串行接口。串行通信是把要傳輸數(shù)據(jù)中的各個二進(jìn)制碼置于同一條傳輸線上，從低位到高位、逐位地、順序地進(jìn)行傳送。所用傳輸線少，一個方向只需一條傳輸線，成本低。串行通信分為兩種類型：同步通信和異步通信。串行異步是計算機(jī)通信最常用的數(shù)據(jù)信息傳輸方式，接收和發(fā)送雙方不使用共同的參考時鐘，以字符為單位進(jìn)行傳輸，字符之間的傳輸間隔任意，而每個字符的前后都要用一些位數(shù)來作為分隔位。 UART基本結(jié)構(gòu)UART主要由UART內(nèi)核、信號檢測器、移位寄存器、波特率發(fā)生器和計數(shù)器組成，如圖2所示。 圖2 UART功能模塊從異步接收輸入信號RXD接收到的異步信號通過接收器完成串行／并行的轉(zhuǎn)換，形成異步數(shù)據(jù)幀；發(fā)送器將CPU發(fā)出的8位數(shù)據(jù)進(jìn)行并行／串行轉(zhuǎn)換，從TXD發(fā)送出去。 UART數(shù)據(jù)幀格式基本的UART通信只需要兩條信號線（RXD,TXD）就可以完成數(shù)據(jù)的相互通信，接收與發(fā)送是全雙工形式，其中TXD是UART發(fā)送端，RXD是UART接收端。UART基本特點(diǎn)是：在信號線上有兩種狀態(tài)，可分別用邏輯1（高電平）和邏輯0（低電平）來區(qū)分。在發(fā)送器空閑時，數(shù)據(jù)線應(yīng)保持在邏輯高電平狀態(tài)。發(fā)送器是通過發(fā)送起始比特而開始一個字符傳送，起始比特使數(shù)據(jù)線處于邏輯0狀態(tài)，提示接收器數(shù)據(jù)傳輸即將開始。數(shù)據(jù)位一般為8位一個字節(jié)的數(shù)（也有6位7位的情況），低位（LSB）在前，高位（MSB）在后。校驗位一般用來判斷接收的數(shù)據(jù)位有無錯誤，一般是奇偶校驗。停止位在最后，用以標(biāo)志UART一個字符傳送的結(jié)束，它對應(yīng)于邏輯1狀態(tài)，UART數(shù)據(jù)幀格式如圖3所示。 圖3 UART數(shù)據(jù)幀格式一幀異步通信傳輸經(jīng)歷的步驟為：無傳輸：發(fā)送器處于空閑狀態(tài)，數(shù)據(jù)線保持“1”狀態(tài)。起始傳輸：發(fā)送器發(fā)出一個 “0”表示傳輸字符開始。而同時，接收方收到空號后，開始與發(fā)送方同步，并期望收到隨后的數(shù)據(jù)。數(shù)據(jù)傳輸：傳輸8位數(shù)據(jù)D0D7。低位到高位傳輸。奇偶傳輸：在使用中，校驗位常常取消。停止傳輸：一個字符數(shù)據(jù)的結(jié)束標(biāo)志?？梢允?位、2位的高電平“1”。 涉及到的理論計算 位時間即每個位的時間寬度。起始位、數(shù)據(jù)位、校驗位的位寬度是一致的，、1位、一般為1位。每一個數(shù)據(jù)位的寬度等于傳送波特率的倒數(shù)。 幀從起始位開始到停止位結(jié)束的時間間隔稱之為一幀。 波特率UART的傳送速率，用于說明數(shù)據(jù)傳送的快慢。在串行通信中，數(shù)據(jù)是按位進(jìn)行傳送的，因此傳送速率用每秒鐘傳送數(shù)據(jù)位的數(shù)目來表示，稱之為波特率。如波特率9600=9600bps（位/秒）。發(fā)送模塊和接收模塊不使用共同的時鐘信號，也就是在串行通信中發(fā)送數(shù)據(jù)的同時不會把時鐘信號從一個UART接口送到另一個UART接口。發(fā)送數(shù)據(jù)時每位持續(xù)時間是固定的，由發(fā)送器本地時鐘（bclk）控制，每秒發(fā)送的數(shù)據(jù)位個數(shù)，即為“波特率”。 波特率因子為了使接收方能夠進(jìn)行同步檢測，接收器采用比波特率更高頻率的時鐘來提高定位采樣的分辨能力和抗干擾能力。而這個頻率的倍數(shù)就稱作波特率因子。一般是132和64.3 設(shè)計工具 課題硬件平臺——FPGAFPGA設(shè)計方法有“自頂向下”和“自下而上”，一般FPGA設(shè)計常選擇前者。所謂“自頂向下”的設(shè)計方法，就是把系統(tǒng)分成若干個基本單元，然后再把每個基本單元劃分為下一層次的基本單元，一直這樣做下去，直到可以直接使用EDA元件庫為止。具體步驟為：按照“自頂向下”的設(shè)計方法進(jìn)行系統(tǒng)劃分，用硬件描述語言，將設(shè)計產(chǎn)品的功能描述出來，將設(shè)計輸入編譯成標(biāo)準(zhǔn)文件；利用綜合器對源代碼進(jìn)行綜合優(yōu)化處理得到EDA工業(yè)標(biāo)準(zhǔn)文件；把設(shè)計好的邏輯安放到PLD/FPGA內(nèi) （布局布線）；用仿真軟件驗證電路的時序；無誤后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片F(xiàn)PGA中。 設(shè)計工具QuartusII簡介與使用Quartus II是Altera公司推出的CPLD/FPGA集成化開發(fā)軟件，可以完成設(shè)計輸入、邏輯綜合、布局與布線、仿真、時序分析、硬件配置完整的PLD設(shè)計流程。QuartusⅡ提供了多種設(shè)計輸入方式、快速的編譯和直接易懂的器件編程。具有友好的用戶界面， 快速的綜合速度和更優(yōu)化的綜合和適配功能。Quartus II自帶宏功能模塊庫，大大減輕了用戶的工作量，加快設(shè)計速度。Quartus II 內(nèi)置仿真器可以在工程中仿真任何設(shè)計?？蛇M(jìn)行功能仿真、時序仿真來檢驗設(shè)計的邏輯功能和計算設(shè)計的內(nèi)部定時是否符合設(shè)計。仿真器可以仿真整個設(shè)計，或仿真設(shè)計的任何部分。支持可編程系統(tǒng)（SOPC）和大規(guī)模FPGA設(shè)計開發(fā)，集系統(tǒng)級設(shè)計、嵌入式軟件開發(fā)、可編程邏輯設(shè)計于一體，是一種綜合性的開發(fā)平臺。該軟件支持Altera公司的Stratix Ⅱ、Stratix GX、Stratix、MAX3000A、MAX 7000B、MAX 7000AE、MAX Ⅱ、FLEX6000、FLEX10K系列、Cyclone、Cyclone Ⅱ、APEX Ⅱ、APEX20K和ACEX1K系列。 VHDL語言簡介目前常用硬件描述語言是VHDL和VerilogHDL。較于在C語言基礎(chǔ)上發(fā)展起來的語言格式自由的VerilogHDL而言，VHDL語言更為嚴(yán)謹(jǐn)，在大學(xué)里運(yùn)用較多。IEEE和美國國防部于1987年正式確認(rèn)VHDL為標(biāo)準(zhǔn)硬件描述語言。VHDL功能強(qiáng)大,簡單的語言程序即可實現(xiàn)復(fù)雜的硬件電路。其次，VHDL即可支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，豐富的數(shù)據(jù)類型增強(qiáng)了描述自由度。不僅如此，VHDL語言的描述，模擬，綜合和布線均符合標(biāo)準(zhǔn)，可移植能力強(qiáng)，不同的工作平臺可以用同一個硬件電路的VHDL語言描述，設(shè)計方案亦在設(shè)計人員之間共享，大大減少設(shè)計工作量和開發(fā)周期，受到了設(shè)計人員廣泛推崇。甚至在使用VHDL語言描述硬件電路時，設(shè)計人員可以先進(jìn)行設(shè)計電路，而不用考慮選擇設(shè)計的器件，因其可適用于不同的器件結(jié)構(gòu)。4 UART實現(xiàn)方案 系統(tǒng)總體結(jié)構(gòu)由圖4可以看出，基于FPGA的UART設(shè)計采用模塊化的思想，分為三個子模塊：波特率發(fā)生器，接收模塊，發(fā)送模塊。如下圖