基于fpga的時(shí)鐘提取電路的設(shè)計(jì)-文庫(kù)吧
2025-06-03 15:43 本頁(yè)面
【正文】 GA的邏輯塊結(jié)構(gòu)示意圖（LUT加觸發(fā)器） Quartus簡(jiǎn)介Quartus II 是Altera公司的綜合性PLD開(kāi)發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)?；赒uartus II進(jìn)行EDA設(shè)計(jì)開(kāi)發(fā)的流程如下圖，包括以下步驟：；；；。設(shè)計(jì)輸入編譯仿真與定時(shí)分析編程在線測(cè)試修改設(shè)計(jì)圖2 Quartus II設(shè)計(jì)開(kāi)發(fā)流程 必備條件裝有Quartus 、ByteBlaster并口下載電纜、EPC2配置器件 2 總體方案設(shè)計(jì)目前在FPGA上常用的位同步方案可分為兩類：一是采用鎖相環(huán)的閉環(huán)相位調(diào)整電路，二是采用開(kāi)環(huán)結(jié)構(gòu)的位同步電路。下面用三個(gè)典型的設(shè)計(jì)電路來(lái)討 論這三種方案的優(yōu)缺點(diǎn)。 方案比較 方案一: 基于超前滯后型鎖相環(huán)的位同步提取電路方案一原理框圖如圖3所示。 相位控制字頻率控制字函數(shù)發(fā)生器相位寄存器∑∑ 相位累加器 相位相加器圖3 方案一原理框圖方案一的簡(jiǎn)單表述。這種電路采用添/扣門(mén)結(jié)構(gòu)，如圖所示，每輸入一個(gè)碼元后，根據(jù)鑒相器輸出是超前還是滯后，通過(guò)反饋回路控制的添/扣門(mén)來(lái)調(diào)整相位，使之逼近輸入碼元的相位。為了提高精度，這種方案只能采用更短的調(diào)整脈沖，一旦失步，就需要通過(guò)反饋回路重新調(diào)整。 方案二：采用跳變沿捕捉和計(jì)數(shù)器結(jié)構(gòu)的位同步電路方案二原理圖見(jiàn)下?tīng)顟B(tài)寄存器跳變沿捕捉模塊可控計(jì)數(shù)器Data_inClockclearkPulsc_out圖4 方案二原理框圖本系統(tǒng)由一個(gè)跳變沿捕捉模塊、一個(gè)狀態(tài)寄存器和一個(gè)可控計(jì)數(shù)器共三部分組成，整個(gè)系統(tǒng)的原理框圖如圖4所示，其中data_in是輸入系統(tǒng)的串行信號(hào)，clock是頻率為串行信號(hào)碼元速率2N倍的高精度時(shí)鐘信號(hào)，pulse_out是系統(tǒng)產(chǎn)生的與輸入串行信號(hào)每個(gè)碼元位同步的脈沖信號(hào)，即位同步時(shí)鐘。跳變沿提取電路的作用是，當(dāng)產(chǎn)生一個(gè)邊沿脈沖時(shí)，它直接反映了輸入信號(hào)的真實(shí)相位。以它為基準(zhǔn)，就可以有效地提取出與輸入信號(hào)同步的時(shí)鐘。時(shí)鐘同步的原理就是利用這個(gè)邊沿脈沖清零計(jì)數(shù)器，輸出反映輸入碼元相位的一個(gè)高精度時(shí)鐘源周期的短脈沖。圖中狀態(tài)寄存器保證了在接收碼元出現(xiàn)連“0”或是連“1”時(shí)仍然會(huì)有固定的反映碼元時(shí)鐘的短脈沖輸出。可見(jiàn)，這種設(shè)計(jì)與數(shù)字鎖相環(huán)法相比，優(yōu)點(diǎn)主要是可以快速提取位同步脈沖，并進(jìn)行實(shí)時(shí)輸出。另外，這種電路結(jié)構(gòu)要更節(jié)省硬件資源。該方案實(shí)現(xiàn)位同步的基本原理是利用輸入碼元的跳變沿脈沖作為計(jì)數(shù)器的清零輸入信號(hào)，這里高精度時(shí)鐘的頻率為F，碼元速率為f，取F=2Nf=2N/T(T為輸入的不歸零碼元的寬度)。原理圖中的計(jì)數(shù)器為N進(jìn)制自動(dòng)增加計(jì)數(shù)器。當(dāng)輸入清零信號(hào)后，計(jì)數(shù)器輸出翻轉(zhuǎn)。當(dāng)輸入碼元出現(xiàn)連“0”或是連“1”時(shí)，一個(gè)碼元的長(zhǎng)度為2NT。由于計(jì)數(shù)器為N進(jìn)制，計(jì)數(shù)器的計(jì)數(shù)值回到0時(shí)，計(jì)數(shù)器的輸出仍然翻轉(zhuǎn)，占空比為：NT/2NT=50%。這樣就保證了一個(gè)輸入碼元的寬度對(duì)應(yīng)了占空比為50%的時(shí)鐘信號(hào)，即實(shí)現(xiàn)了輸入碼元與計(jì)數(shù)器輸出CLKOUT時(shí)鐘的同步。 方案三：硬件開(kāi)環(huán)位同步電路 FPGA的實(shí)現(xiàn)RxRckSMith使能清零39分頻52分頻16計(jì)數(shù)2計(jì)數(shù)五選一FDX8Rx1CECLCnt1Cnt24Rx1圖5 方案三原理框圖圖 5是突發(fā)數(shù)據(jù)接收系統(tǒng)的硬件開(kāi)環(huán)位同步電路 FPGA簡(jiǎn)要框圖,它主要包含獲取同步時(shí)鐘。該模塊適合 5種數(shù)據(jù)速率 ,輸入數(shù)據(jù)總線信號(hào)為 X,輸出同步時(shí)鐘為 RCK。其內(nèi)部信號(hào) RX1為施密特整形后的基帶數(shù)字序列,設(shè)輸入驅(qū)動(dòng)時(shí)鐘為79 .872MHz,經(jīng) DCM倍頻后輸入兩模值 CntCnt2分別為 39和 52的分頻器, Cnt1輸出256k, 512k, 1M, 2M的數(shù)據(jù)時(shí)鐘 ,分別對(duì)應(yīng)16計(jì)數(shù)器的高低 4位 ,Cnt2輸出 1 . 536M的數(shù)據(jù)時(shí)鐘。硬件開(kāi)環(huán)位同步電路提取位同步信號(hào)時(shí) ,相位誤差θe的產(chǎn)生受發(fā)送數(shù)據(jù)二進(jìn)制序列分布的影響 ,因此相位誤差需要從概率意義上來(lái)分析 ,由于在發(fā)射端通常加了交織擾碼 ,其出現(xiàn)長(zhǎng)時(shí)間二進(jìn)制序列不變的概率很低。設(shè)位同步時(shí)鐘周期為 Tb ,時(shí)鐘精度為 Pe ,則相位誤差為 θe = 2π( n 1) TbPe (1)式中 n為數(shù)據(jù)序列電平連續(xù)不變的碼元個(gè)數(shù)。由式 (1)可以看出,相位誤差受傳輸數(shù)據(jù)二進(jìn)制序列變化快慢的影響,當(dāng) n = 1,即在二進(jìn)制序列變化得最快時(shí),所對(duì)應(yīng)的相位鎖定誤差最小。 方案論證方案一中：每一個(gè)超前和滯后脈沖僅能調(diào)整一步，如果接收碼元出現(xiàn)連“0”或是連“1”的情況，鎖定時(shí)間會(huì)很長(zhǎng)，使其同步建立時(shí)間和調(diào)整精度變得相互制約。盡管有此缺點(diǎn)，但由于這種結(jié)構(gòu)具有失鎖后的自我調(diào)節(jié)性，因此，碼元消失或是碼元相位出現(xiàn)抖動(dòng)時(shí)，同步脈沖不會(huì)出現(xiàn)較大變化，仍然可以輸出。方案二中：主要是可以快速提取位同步脈沖，并進(jìn)行實(shí)時(shí)輸出。另外，這種電路結(jié)構(gòu)要更節(jié)省硬件資源，所對(duì)應(yīng)的相位鎖定誤差較小。該系統(tǒng)基于開(kāi)環(huán)結(jié)構(gòu)，具備了開(kāi)環(huán)結(jié)構(gòu)位同步提取電路的快速同步特點(diǎn)。如果輸入不出現(xiàn)較大的相位抖動(dòng)，輸出時(shí)鐘的相位可以實(shí)時(shí)地反映輸入碼元的相位。且具有判
環(huán)評(píng)公示相關(guān)推薦
鄂ICP備17016276號(hào)-1