基于fpga的時鐘提取電路的設(shè)計-全文預(yù)覽
【正文】 NIT_CONF引腳與PLD器件的nCONFIG引腳相連來初始化PLD器件的配置。4 系統(tǒng)調(diào)試 調(diào)試環(huán)境本實驗，采用Quartus ，采用逐級調(diào)試，最后利用頂層文件總體調(diào)試方法，實現(xiàn)對設(shè)計的驗證性調(diào)試，仿真波形如下圖16 波形仿真圖 硬件調(diào)試 硬件配置電路圖17 ACEX 1K器件和一片EPC2的連接關(guān)系EPC2的nCS和OE引腳控制DATA輸出引腳的三態(tài)緩沖器，使能地址計數(shù)器和EPC2的振蕩器。 系統(tǒng)編程后，調(diào)入JTAG配置指令初始化ACEX 1K器件。因此,ACEX 1K 器件可用來實現(xiàn)許多邏輯復(fù)雜、信息量大的系統(tǒng)。本設(shè)計中，采用ACEX1K EP1K10TC100_3器件，該器件有576個邏輯器件，3個嵌入式RAM塊（每塊容量4KB）。 有源晶振電路 圖14 有源晶振電路采用有源晶振作為時鐘信號源，有源晶振信號質(zhì)量好，比較穩(wěn)定，而且連接方式比較簡單。 pcheckcounter b (ptout,k,clear,ptclk)。input ptint,ptclk。 s=0。 s=0。 t=0。reg [7:0]t。input k,clr,clk。 else psout=~psout。assign pstemp=~(pss amp。input psclr。endmodule模塊的實現(xiàn)效果（仿真波形）圖6 跳變沿捕捉模塊電路RTL視圖圖7 跳變沿捕捉模塊電路仿真圖其中Int0為串行輸入信號，PCclk為輸入系統(tǒng)的高精度時鐘信號，本模塊的輸出Pcout對應(yīng)于圖7中的clear信號，它同時又接入狀態(tài)寄存器模塊的Psclr和可控計數(shù)器模塊的clr。reg pctemp1,pctemp2。然后以它為基準，就可以有效地提取輸入串行信號的同步時鐘。該位同步方案的應(yīng)用實現(xiàn)了無線數(shù)字接收中位同步電路從軟件模塊向硬件模塊的轉(zhuǎn)化 ,大幅度提高了位同步對高速數(shù)據(jù)接收的適應(yīng)能力 ,為無線短時突發(fā)數(shù)據(jù)信號接收的位同步提供了一種適用的硬件實現(xiàn)方案。由以上分析可知，當(dāng)輸入碼元出現(xiàn)抖動而使得輸出時鐘沒有和碼元對齊之后，下一個碼元跳變沿就會重新對齊。另外，這種電路結(jié)構(gòu)要更節(jié)省硬件資源，所對應(yīng)的相位鎖定誤差較小。由式 (1)可以看出,相位誤差受傳輸數(shù)據(jù)二進制序列變化快慢的影響,當(dāng) n = 1,即在二進制序列變化得最快時,所對應(yīng)的相位鎖定誤差最小。其內(nèi)部信號 RX1為施密特整形后的基帶數(shù)字序列,設(shè)輸入驅(qū)動時鐘為79 .872MHz,經(jīng) DCM倍頻后輸入兩模值 CntCnt2分別為 39和 52的分頻器, Cnt1輸出256k, 512k, 1M, 2M的數(shù)據(jù)時鐘 ,分別對應(yīng)16計數(shù)器的高低 4位 ,Cnt2輸出 1 . 536M的數(shù)據(jù)時鐘。由于計數(shù)器為N進制，計數(shù)器的計數(shù)值回到0時，計數(shù)器的輸出仍然翻轉(zhuǎn)，占空比為：NT/2NT=50%。該方案實現(xiàn)位同步的基本原理是利用輸入碼元的跳變沿脈沖作為計數(shù)器的清零輸入信號，這里高精度時鐘的頻率為F，碼元速率為f，取F=2Nf=2N/T(T為輸入的不歸零碼元的寬度)。時鐘同步的原理就是利用這個邊沿脈沖清零計數(shù)器，輸出反映輸入碼元相位的一個高精度時鐘源周期的短脈沖。為了提高精度，這種方案只能采用更短的調(diào)整脈沖，一旦失步，就需要通過反饋回路重新調(diào)整。下面用三個典型的設(shè)計電路來討 論這三種方案的優(yōu)缺點。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。通過軟件仿真，我們可以事先驗證設(shè)計的正確性。 FPGA技術(shù)簡介FPGA（Field Programmable Gate Array）即現(xiàn)場可編程門陣列，它是在可編程陣列邏輯PAL(Programmable Array Logic)、門陣列邏輯GAL(Gate Array Logic)、可編程邏輯器件PLD(Programmable Logic Device)等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。關(guān)鍵詞：時鐘提取，同步，F(xiàn)PGAAbstract：In digital munication systems, synchronization is very important, bit synchronization is the most basic synchronization. Bit synchronization clock signal is not only used to monitor the input symbol signal, to ensure the transceiver synchronization and frame synchronization in the acquisition, synchronization and the group receiving the digital code element to the process of treatment and also provide the system with a benchmark of the synchronous clock . With the increased capacity programmable devices, designers tend to bit synchronization circuit in the CPLD / FPGA chip. Therefore, the use Quartus II design software, a new bit synchronization extraction circuit, the circuit is simulated by puter and use Altera39。 課 程 設(shè) 計 說 明 書
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