基于fpga的時鐘提取電路的設(shè)計-免費閱讀
【正文】 6 謝辭（致謝）在卿朝進(jìn)老師的指導(dǎo)下，同學(xué)的幫助下，我順利完成了此次課程設(shè)計，成功實現(xiàn)了其位同步功能，在此表示衷心地感謝。由以上分析可知，當(dāng)輸入碼元出現(xiàn)抖動而使得輸出時鐘沒有和碼元對齊之后，下一個碼元跳變沿就會重新對齊。當(dāng)需要另外加入EPC2器件時，可以將欲加入的EPC2的nCASC引腳和級聯(lián)鏈中的從屬EPC2的nCS相連，DCLK、DATA和OE引腳并聯(lián)。這時候器件的nCASC和nCS引腳做器件間的握手信號。（圖中虛線為多片級聯(lián)時使用） 硬件配置和調(diào)試EPC2的nCS和OE引腳控制DATA輸出引腳的三態(tài)緩沖器，使能地址計數(shù)器和EPC2的振蕩器。Alterat公司的QuartusⅡ和MAX+PLUSⅡ軟件均支持配置器件的編程，設(shè)計中軟件自動為每一個配置器件產(chǎn)生POF。該器件還應(yīng)用Altera 專利技術(shù)進(jìn)行了重要的生產(chǎn)改進(jìn),進(jìn)一步降低了器件的成本,提高了產(chǎn)品的性能價格比。供電電路如圖13所示。output ptout。 endelse begin t=t+1。reg s。b1) psout=1。input pss。output pcout。從前面的分析可知 ,硬件開環(huán)位同步電路能夠較好地發(fā)揮 FPGA高速數(shù)據(jù)處理能力的優(yōu)勢 ,有效地降低了調(diào)試難度 ,適于FPG A片上系統(tǒng)的同步設(shè)計。方案二中：主要是可以快速提取位同步脈沖，并進(jìn)行實時輸出。該模塊適合 5種數(shù)據(jù)速率 ,輸入數(shù)據(jù)總線信號為 X,輸出同步時鐘為 RCK。另外，這種電路結(jié)構(gòu)要更節(jié)省硬件資源。這種電路采用添/扣門結(jié)構(gòu)，如圖所示，每輸入一個碼元后，根據(jù)鑒相器輸出是超前還是滯后，通過反饋回路控制的添/扣門來調(diào)整相位，使之逼近輸入碼元的相位。LUT查找表DQSETCLRQ輸入變量輸出圖1 FPGA的邏輯塊結(jié)構(gòu)示意圖（LUT加觸發(fā)器） Quartus簡介Quartus II 是Altera公司的綜合性PLD開發(fā)軟件，支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware Description Language）等多種設(shè)計輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計輸入到硬件配置的完整PLD設(shè)計流程。整個系統(tǒng)采用VerilogHDL語言編寫，并可以在FPGA上實現(xiàn)。 課 程 設(shè) 計 說 明 書課程名稱：EDA技術(shù)課程設(shè)計題 目：基于FPGA的時鐘提取電路的設(shè)計學(xué) 院：后備軍官學(xué)院專 業(yè)：信息工程年 級：2010級學(xué) 生：張成良學(xué) 號：362010080609128指導(dǎo)教師：卿朝進(jìn)完成日期：2013年7月 7日基于FPGA的時鐘提取電路的設(shè)計摘 要：在數(shù)字通信系統(tǒng)中，同步技術(shù)是非常重要的，而位同步是最基本的同步。 FPGA技術(shù)簡介FPGA（Field Programmable Gate Array）即現(xiàn)場可編程門陣列，它是在可編程陣列邏輯PAL(Programmable Array Logic)、門陣列邏輯GAL(Gate Array Logic)、可編程邏輯器件PLD(Programmable Logic Device)等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。為了提高精度，這種方案只能采用更短的調(diào)整脈沖，一旦失步，就需要通過反饋回路重新調(diào)整。該方案實現(xiàn)位同步的基本原理是利用輸入碼元的跳變沿脈沖作為計數(shù)器的清零輸入信號，這里高精度時鐘的頻率為F，碼元速率為f，取F=2Nf=2N/T(T為輸入的不歸零碼元的寬度)。其內(nèi)部信號 RX1為施密特整形后的基帶數(shù)字序列,設(shè)輸入驅(qū)動時鐘為79 .872MHz,經(jīng) DCM倍頻后輸入兩模值 CntCnt2分別為 39和 52的分頻器, Cnt1輸出256k, 512k, 1M, 2M的數(shù)據(jù)時鐘 ,分別對應(yīng)16計數(shù)器的高低 4位 ,Cnt2輸出 1 . 536M的數(shù)據(jù)時鐘。另外，這種電路結(jié)構(gòu)要更節(jié)省硬件資源，所對應(yīng)的相位鎖定誤差較小。該位同步方案的應(yīng)用實現(xiàn)了無線數(shù)字接收中位同步電路從軟件模塊向硬件模塊的轉(zhuǎn)化 ,大幅度提高了位同步對高速數(shù)據(jù)接收的適應(yīng)能力 ,為無線短時突發(fā)數(shù)據(jù)信號接收的位同步提供了一種適用的硬件實現(xiàn)方案。reg pctemp1,pctemp2。input psclr。 else psout=~psout。reg [7:0]t。 s=0。input ptint,ptclk。 有源晶振電路 圖14 有源晶振電路采用有源晶振作為時鐘信號源，有源晶振信號質(zhì)量好，比較穩(wěn)定，而且連接方式比較簡單。因此,ACEX 1K 器件可用來實現(xiàn)許多邏輯復(fù)雜、信息量大的系統(tǒng)。4 系統(tǒng)調(diào)試 調(diào)試環(huán)境本實驗，采用Quartus ，采用逐級調(diào)試，最后利用頂層文件總體調(diào)試方法，實現(xiàn)對設(shè)計的驗證性調(diào)試，仿真波形如下圖16 波形仿真圖 硬件調(diào)試 硬件配置電路圖17 ACEX 1K器件和一片EPC2的連接關(guān)系EPC2的nCS和OE引腳控制DATA輸出引腳的三態(tài)緩沖器，使能地址計數(shù)器和EPC2的振蕩器。nCS引腳控制配置器件的輸出。用級聯(lián)EPC2 配置ACEX 1K器件時，EPC2的操作與其在級聯(lián)鏈中的位置有關(guān)。 系統(tǒng)能實現(xiàn)的功能在工作期間，輸入信號有一次跳變后，系統(tǒng)出現(xiàn)連“1”連“0”，或信號中斷時，此系統(tǒng)仍然能夠輸出位同步時鐘脈沖，此后，只要輸入信號恢復(fù)并產(chǎn)生新的跳變沿，系統(tǒng)仍可以調(diào)整此位同步時鐘脈沖輸出而重新同步，此系統(tǒng)中輸入的時鐘
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