【正文】 下載成功會有彈出窗口提示。 為了測試 UART 與 PC 通信的正確性，本例測試方法是， PC 通過串口調(diào)試軟件將數(shù)據(jù)發(fā)送到 FPGA， FPGA 接收到數(shù)據(jù)再發(fā)送給 PC，并顯示在串口調(diào)試軟件上。 基于 FPGA的串口通訊電路設(shè)計(jì) 30 圖 36 串口接收模塊的波形仿真圖 對圖 36 分析看出， UART 接收模塊 接收到的數(shù)據(jù)與 UART 發(fā)送模塊發(fā)送的數(shù)據(jù)相一致，每接收到一個(gè)數(shù)據(jù)都有一個(gè)讀取數(shù)據(jù)指示 rdsig， UART 的接收模塊的功能得到正確驗(yàn)證。 rdsig = 139。 end 839。b0。b0。 if(139。b1。 rdsig = 139。b0。 end // 接收第 6 位數(shù)據(jù) 839。d104: begin idle = 139。b1。 datatemp [3] = rx。 presult = presult^rx。 t = t + 839。d1。 rdsig = 139。d175) begin receive = 139。 // 檢測線路的下降沿 always (posedge clk) begin rxbuf = rx。 reg[7:0] datatemp。 module uartrx(clk, rx, dataout, rdsig, dataerror, frameerror)。 圖 33 發(fā)送模塊連接圖 保存原理圖為 。d0。 reg [7:0] dataout。 idle = 139。b0。 idle = 139。b1。d144: begin tx = presult。 end // 發(fā)送第 7 位數(shù)據(jù) 839。d1。 t = t + 839。b1。 idle = 139。 presult = datain[1]^presult。d16: 基于 FPGA的串口通訊電路設(shè)計(jì) 20 begin tx = datain[0]。b1) begin case(t) // 產(chǎn)生起始位 839。 end always (posedge clk) begin // 當(dāng)發(fā)送命令有效且線路為空閑時(shí)，啟動新的數(shù)據(jù)發(fā)送進(jìn)程 if (wrsigrise amp。 reg wrsigbuf, wrsigrise。 module uarttx(clk, datain, wrsig, idle, tx)。在原理圖的適當(dāng)位置放置 clkdiv模塊，并添加輸入輸出模塊，如圖 31 所示，保存原理圖為 。d26) begin clkout = 139。 reg clkout。通過檢測 LED 燈的亮滅來判斷發(fā)送數(shù)據(jù)的 ASCII 碼是否正確，并觀察串口調(diào)試助手上接收到的數(shù)據(jù)與發(fā)送的數(shù)據(jù)是否一致。本設(shè)計(jì)在后面提到的 UART 即串口通信控制器），輔助處理器和串行設(shè)備之間通信，設(shè)計(jì)人員只需要對其進(jìn)行配置即可完成下列工作： （ 1） 完成處理器 內(nèi)部的并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)化以及外部串行數(shù)據(jù)到并行數(shù)據(jù)的轉(zhuǎn)化。為了能保證數(shù)據(jù)傳輸?shù)恼_性， UART 采用 16 倍數(shù)據(jù)波特率的時(shí)鐘進(jìn)行采樣。除此之外，字符的位寬、奇偶校驗(yàn)位、停止位都可以被設(shè)置。 表 21 RS232C接口引腳定義 DB25 DB9 信號源 信號名 信號功能描述 2 3 DCE TXD 發(fā)送數(shù)據(jù)，終端通過此將信號發(fā)給調(diào)制器 3 2 DTE RXD 接收數(shù)據(jù)，終端通過此從調(diào)制器接收數(shù)據(jù) 4 7 DCE RTS 請求發(fā)送，當(dāng)終端需要發(fā)送數(shù)據(jù)時(shí)，使能該信號，控制調(diào)制器進(jìn)入發(fā)送狀態(tài) 5 8 DTE CTS 允許發(fā)送，當(dāng)調(diào)制器準(zhǔn)備好接收數(shù)據(jù)時(shí)，使能該信號，通知終端開始發(fā)送數(shù)據(jù) 6 6 DTE DSR 數(shù)據(jù) 就緒狀態(tài)，當(dāng)其狀態(tài)有效時(shí)，表明調(diào)制器處于可用狀態(tài) 7 5 GND GND 信號地，信號地是所有信號的參考電平 8 1 DTE DCD 載波檢測，當(dāng)信號有效時(shí)，表明調(diào)制器已經(jīng)接通了通信鏈路，終端可以準(zhǔn)備接收數(shù)據(jù) 20 4 DCE DTR 數(shù)據(jù)終端準(zhǔn)備，當(dāng)其信號有效時(shí)表明數(shù)據(jù)終端可以使用 22 9 DTE RI 響鈴指示，當(dāng)本地調(diào)制器收到交換臺發(fā)送的振鈴呼叫信號時(shí)，使能該信號，通知終端 最為簡單且常用的 RS232C 連接方法就是三線連接法，即地、接收數(shù)據(jù)和發(fā)送數(shù)據(jù)三腳相連。在 PC 一般都有兩個(gè)串 行口（ COM1 和 COM2），其形狀如圖 11 所示，是典型的 9 針 D 形接口，也稱為DB9。支持百萬門級的設(shè)計(jì)，支持高速 I/O 設(shè)計(jì) ， 具有更強(qiáng)的設(shè)計(jì)能力和更快的編譯速度。 開發(fā)板硬件配置介紹： （ 1） CycloneII U1 EP2C5T144C8 或者 EP2C8T144C8 （ 2） IIC U5 AT24C04 或者 AT24C02 或者 AT24C01 （ 3） AS U6 EPCS1 或者 EPCS4 （ 4） UART 通用的 MAX232 轉(zhuǎn)換或者 USB— 串口小板 （ 5） PS/2 A； PS/2 B （ 6） 8 個(gè)動態(tài)數(shù)碼管 （ 7） 8 個(gè) LED 燈 （ 8） BELL （ 9） LCD12864/LCD1602 接口 （ 10） 4 個(gè)獨(dú)立按鍵 （ 11） 一個(gè) FPGA 重配置按鍵 （ 12） JTAG AS 下載模式 （ 13） 上電模式：外接 5V DC 電源 （ 14） 50M 有源晶體 （ 15） 8 路數(shù)據(jù) 輸入，可以固定的輸入 1（高電平）或者 0（低電平） 本程序用到的 LED 燈管腳分配原理圖如 12 所示， I/O 口分配如下： D30 : 基于 FPGA的串口通訊電路設(shè)計(jì) 9 PIN6 D31 : PIN6 D32 : PIN70、 D33 : PIN7 D34 : PIN7 D35 : PIN7D36 : PIN7 D37 : PIN60，當(dāng) I/O 口為低電平時(shí) LED 點(diǎn)亮。 基于 FPGA的串口通訊電路設(shè)計(jì) 8 Quartus II 輸入的設(shè)計(jì)過程可分為創(chuàng)建工程、輸入文件、項(xiàng)目編譯、項(xiàng)目校驗(yàn)和編程下載等幾個(gè)步驟。對第三方 EDA 工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方 EDA 工具 。芯片編程是指產(chǎn)生使用的數(shù)據(jù)文件（位數(shù)據(jù)流文件， Bitstream Generation），然后將編程數(shù)據(jù)下載到 FPGA芯片中。 （ 5） 綜合后仿真 綜合后仿真檢查綜合結(jié)果是否和原設(shè)計(jì)一致。 FPGA采用自頂而下的設(shè)計(jì)方法，開始從系統(tǒng)級設(shè)計(jì)，然后逐步分化到二級單元，三級單元知道可以直接操作基本邏輯單元或 IP核為止，一般情況下設(shè)計(jì)流程 [6]如圖 11所示，步驟如下： 反注解 電路功能設(shè)計(jì) 設(shè)計(jì)輸入 綜合 設(shè)計(jì)實(shí)現(xiàn) 與 布局布線 綜合后仿真 靜態(tài)時(shí)序分析 時(shí)序仿真 板級仿真與驗(yàn)證 功能 (行為 )仿真 器件編程 電路驗(yàn)證 設(shè)計(jì)驗(yàn)證 基于 FPGA的串口通訊電路設(shè)計(jì) 5 圖 11 FPGA開發(fā)的一般流程 （ 1） 功能定義 /器件選型 在 FPGA設(shè)計(jì)項(xiàng)目開始之前，必須有系統(tǒng)功能的定義和模塊的劃分，另外就是要根據(jù)任務(wù)要求，如系統(tǒng)的功能和復(fù)雜度，對 工作速度和器件本身的資源、成本、以及連線的可布性等方面進(jìn)行權(quán)衡，選擇合適的設(shè)計(jì)方案和合適的器件類型。 （ 3）鏈接邏輯塊的互聯(lián)資源，用于邏輯塊之間，邏輯塊與輸入 /輸 出之間的連接。 基于 FPGA的串口通訊電路設(shè)計(jì) 3 二、可編程邏輯器件 CPLD/FPGA 的比較： 可編程邏輯包括 PAL、 GAL、 PLD 等，經(jīng)過不斷的發(fā)展，演變成現(xiàn)在的CPLD/FPGA。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 基于 FPGA的串口通訊電路設(shè)計(jì) 2 ? Verilog HDL 的混合方式建模能力，即在一個(gè)設(shè)計(jì)中每個(gè)模塊均可以在不同設(shè)計(jì)層次上建模。 PLI 是允許外部函數(shù)訪問 Verilog 模塊內(nèi)信息、允許設(shè)計(jì)者與模擬器交互的例程集合。這些方式包括：行為描述方式 —— 使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式 —— 使用連續(xù)賦值語句方式建模；結(jié)構(gòu)化方式 —— 使用門和模塊實(shí)例語句描述建模。這一努力最后獲得成功， Verilog 語言于 1995 年成為 IEEE 標(biāo)準(zhǔn)，稱為 IEEE Std 1364－ 1995。但是， Verilog HDL 語言的核心子集非常易于學(xué)習(xí)和使用，這對大多數(shù)建模應(yīng)用來說已經(jīng)足夠。數(shù)字系 統(tǒng)能夠按層次描述，并可在相同描述中顯式地進(jìn)行時(shí)序建模。 關(guān)鍵詞 串行通信； RS232； UART； Verilog HDL； FPGA I Abstract Serial munication interface is a widely used munication interface. At present, most of processor integrated RS232(EIA RS232C) interface to support UART (Universal Asynchronous Receiver/Transmitter) munication, This thesis design a data acquisition and treatment program. Besides that, the thesis introduced Baud Rate Generator module、 Receiver module、 Send module based on language Verilog HDL and give the results by simulate in Quartus II software. This design also uses EP2C5T144 FPGA chip to achieve the twoway munication by simulate with Quartus II and PC through the serial port debugging software. Not only requires the development board39。s data displayed in the PC39。 Verilog HDL 語言具有下述描述能力：設(shè)計(jì)的行為特性、設(shè)計(jì)的數(shù)據(jù)流特性、設(shè)計(jì)的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計(jì)驗(yàn)證方面的時(shí)延和波形產(chǎn)生機(jī)制。當(dāng)然，完整的硬件描述語言足以對從最復(fù)雜的芯片到完整的電子系統(tǒng)進(jìn)行描述。完整的標(biāo)準(zhǔn)在 Verilog 硬件描述語言參考手冊中有詳細(xì)描述 [1]。 ? Verilog HDL 中有兩類數(shù)據(jù)類型：線網(wǎng)數(shù)據(jù)類型 wire 和寄存器數(shù)據(jù)類型reg。 ? 設(shè)計(jì)能夠在多個(gè)層次上加以描述，從開關(guān)級、門級、寄存器傳送級（ RTL）到算法級，包括進(jìn)程和隊(duì)列級。 ? Verilog HDL 還具有內(nèi)置邏輯函數(shù)，例如 amp。它是當(dāng)今數(shù)字系統(tǒng)設(shè)計(jì)的主要硬件平臺，其主要特點(diǎn)就是完全由用戶通過軟件進(jìn)行配置和編程，從而完成某種特定的功能，且可以反復(fù)擦寫。 CPLD(Complex Programmable Logic Device)復(fù)雜可編程邏輯器件和FPGA(Field Programmable Gate Array)兩者的功能基本相同，只是實(shí)現(xiàn)的原理有些不同，忽略兩者的區(qū)別時(shí)統(tǒng)稱為可編程邏輯器件或者是 CPLD/FPGA。 三、 FPGA 的特點(diǎn)： （ 1）高性能是實(shí)時(shí)性，由于 FPGA 芯片內(nèi)部是通過上百萬個(gè)邏輯單元完成硬件實(shí)現(xiàn)，具有并行處理的能力，運(yùn)算速度比平常的單片機(jī)和 DSP 快很多。 （ 2） 設(shè)計(jì)輸入 設(shè)計(jì)輸入有原理圖輸入和硬件描述語言輸入，原理圖輸入比較直觀但不易仿真，但效率很低，且不易維護(hù)，不利于模塊構(gòu)造和重用。在仿真時(shí) ，把綜合生成的標(biāo)準(zhǔn)延時(shí)文件反標(biāo)注到綜合仿真模型中去，可估計(jì)門延時(shí)帶來的影響。邏輯分析儀（ Logic Analyzer， LA）是 FPGA設(shè)計(jì)的主要調(diào)試工具，但需 要引出大量的測試管腳，且 LA價(jià)格昂貴。 此外， Quartus II 通過和 DSP Builder 工具與 Matlab/Simulink 相結(jié)合，可以方便地實(shí)現(xiàn)各種 DSP 應(yīng)用系統(tǒng)；支持 Altera 的片上可編程系統(tǒng)（ SOPC）開發(fā)，集系統(tǒng)級設(shè)計(jì)、嵌入式軟件開發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開發(fā)平臺。 FPGA 開發(fā)板介紹 本設(shè) 計(jì)中開發(fā)板采用 Altera 公司 Cyclone II 系列 EP2C5T144C8 或者EP2C8T144C8 芯片而設(shè)計(jì)的。 圖 12 8 個(gè)發(fā)光二極管 I/O 口分配 本程序用到的串口通信，串口管腳分配原理圖如 13 所示， I/O 口分配如下：TX : PIN RX : PIN8。 Quartus II 輸入的設(shè)計(jì)過程可分為創(chuàng)建工程、輸入文件、項(xiàng)目編譯、項(xiàng)目校驗(yàn)和編程下載等幾個(gè)步驟。由于串口多采用 RS232C 傳輸協(xié)議