【正文】 路設計 24 示。 圖 34 串口發(fā)送模塊的波形仿真圖 對圖 34 分析看出，當發(fā)送命令 wrsig 的上升沿有效時，啟動發(fā)送數(shù)據(jù)，串行數(shù)據(jù)的波形與發(fā)送數(shù)據(jù) dataout 相一致， UART 的發(fā)送模塊的功能得到正確驗證。 接收模塊的 Verilog HDL 實現(xiàn) 但凡涉及到雙方通信的系統(tǒng)，接收機的復雜度往往都是高于發(fā)送機的，對于串口通信系統(tǒng)也如此。在接收系統(tǒng)中，起始狀態(tài)和數(shù)據(jù)都需要依靠接收端檢測得到，為了避免毛刺影響，能夠得到正確的起始信號和有效數(shù)據(jù)，需要完成一個簡單的最大似然判決，其方法如下：由于 bclk 信號的頻率為 115200Hz 的 16 倍，則對于每個數(shù)據(jù)都會有 16 個樣值，最終的采樣比特值為出現(xiàn)次數(shù)超過 8 次的電平邏輯值 [17]。 UART 接收模塊的功能：時時檢測線路，當線路產(chǎn)生下降沿是，即認為線路有數(shù)據(jù)傳輸，啟動接收數(shù)據(jù)進行接收，按從低位到高位接 收數(shù)據(jù) [18]。 UART 接收模塊的 Verilog HDL 語言的代碼如下所列，代碼即附錄 3 中 文件。 module uartrx(clk, rx, dataout, rdsig, dataerror, frameerror)。 // 采樣時鐘 input clk。 // UART 數(shù)據(jù)輸入 基于 FPGA的串口通訊電路設計 25 input rx。 // 接收數(shù)據(jù)輸出 output dataout。 output rdsig。 // 資料出錯指示 output dataerror。 // 幀出錯指示 output frameerror。 reg[7:0] dataout。 reg[7:0] datatemp。 reg rdsig, dataerror。 reg frameerror。 reg [7:0] t。 reg rxbuf, rxfall, receive。 parameter paritymode = 139。b0。 reg presult, idle。 // 檢測線路的下降沿 always @(posedge clk) begin rxbuf = rx。 rxfall = rxbuf amp。 (~rx)。 end always @(posedge clk) begin // 檢測到線路的下降沿并且原先線路為空閑，啟動接收數(shù)據(jù)進程 if (rxfall amp。amp。 (~idle)) begin receive = 139。b1。 end // 數(shù)據(jù)接收完成 else if(t == 839。d175) begin receive = 139。b0。 end end always @(posedge clk) begin if(receive == 139。b1) 基于 FPGA的串口通訊電路設計 26 begin case (t) 839。d0: begin idle = 139。b1。 t = t + 839。d1。 rdsig = 139。b0。 end // 接收第 0 位數(shù)據(jù) 839。d24: begin idle = 139。b1。 datatemp [0] = rx。 presult = paritymode^rx。 t = t + 839。d1。 rdsig = 139。b0。 end // 接收第 1 位數(shù)據(jù) 839。d40: begin idle = 139。b1。 datatemp [1] = rx。 presult = presult^rx。 t = t + 839。d1。 rdsig = 139。b0。 end // 接收第 2 位數(shù)據(jù) 839。d56: begin idle = 139。b1。 datatemp [2] = rx。 presult = presult^rx。 t = t + 839。d1。 rdsig = 139。b0。 end // 接收第 3 位數(shù)據(jù) 839。d72: begin idle = 139。b1。 datatemp [3] = rx。 presult = presult^rx。 t = t + 839。d1。 rdsig = 139。b0。 end 基于 FPGA的串口通訊電路設計 27 // 接收第 4 位數(shù)據(jù) 839。d88: begin idle = 139。b1。 datatemp [4] = rx。 presult = presult^rx。 t = t + 839。d1。 rdsig = 139。b0。 end // 接收第 5 位數(shù)據(jù) 839。d104: begin idle = 139。b1。 datatemp [5] = rx。 presult = presult^rx。 t = t + 839。d1。 rdsig = 139。b0。 end // 接收第 6 位數(shù)據(jù) 839。d120: begin idle = 139。b1。 datatemp [6] = rx。 presult = presult^rx。 t = t + 839。d1。 rdsig = 139。b0。 end // 接收第 7 位數(shù)據(jù) 839。d136: begin idle = 139。b1。 datatemp [7] = rx。 presult = presult^rx。 t = t + 839。d1。 rdsig = 139。b0。 end // 接收奇偶校驗位 839。d152: begin idle = 139。b1。 if(presult == rx) dataerror = 139。b0。 else // 如果奇偶校驗位不對，表示數(shù)據(jù)出錯 基于 FPGA的串口通訊電路設計 28 dataerror = 139。b1。 t = t + 839。d1。 rdsig = 139。b0。 end 839。d168: begin idle = 139。b1。 if(139。b1 == rx) frameerror = 139。b0。 else // 如果沒有接收到停止位，表示幀出錯 frameerror = 139。b1。 t = t + 839。d1。 rdsig = 139。b0。 end 839。d169: begin idle = 139。b1。 dataout = datatemp。 t = t + 839。d1。 rdsig = 139。b0。 end 839。d170: begin idle = 139。b0。 t = t + 839。d1。 rdsig = 139。b1。 end 839。d175: begin t = 0。 end default: begin t = t + 839。d1。 end endcase end else begin t = 839。d0。 idle = 139。b0。 rdsig = 139。b0。 end 基于 FPGA的串口通訊電路設計 29 end endmodule 在 Quartus II 軟件當前工程窗口打開 文件，單擊 File — Create/Update — Create Symbol Files for Current File 命令，為 文件生成原理圖模塊。新建一個原理圖文件，在原理圖空白處雙節(jié)，在彈出的 Symbol 對畫框中選擇 Project –uartrx 模塊和 uart 模塊，單擊 OK 按鈕退出 Symbol 對話框。在原理圖的適當位置放置 uartrx 模塊，并添加輸入輸出模塊，各個模塊的連接如圖 35 所示， 保存原理圖為 。 圖 35 接收模塊連接圖 保存原理圖為 。編譯工程文件，編譯無誤后單擊 Processing – Generate Functional Simulation Netlist，產(chǎn)生功能仿真網(wǎng)表。新建波形仿真文件，加入輸入輸出信號，設置系統(tǒng)時鐘信號 clk 的周期為 20ns，保存波形文件為，單擊 按鈕進行數(shù)據(jù)接收的波形仿真，波形仿真圖形如圖 36 所示。 基于 FPGA的串口通訊電路設計 30 圖 36 串口接收模塊的波形仿真圖 對圖 36 分析看出， UART 接收模塊 接收到的數(shù)據(jù)與 UART 發(fā)送模塊發(fā)送的數(shù)據(jù)相一致，每接收到一個數(shù)據(jù)都有一個讀取數(shù)據(jù)指示 rdsig， UART 的接收模塊的功能得到正確驗證。 本章小結(jié) 本章是本設計的核心，通過前面幾章對串口通信協(xié)議基礎的了解，本章給出了具體的設計思路和方法，本設計采用分模塊設計思想，主要由波特率發(fā)生器、接收模塊和發(fā)送模塊這 3 個模塊組成，強調(diào)功能劃分明確，便于系統(tǒng)設計和調(diào)試。本章給出了各個模塊的具體原理、實現(xiàn)方法和代碼實現(xiàn)。通過本章的模塊原理和代碼實現(xiàn)以及分模塊的仿真，驗證各個模塊的功能是否實現(xiàn)，本章是本設計的最重要部分， 需要對 Verilog HDL 語言有深入學習才能夠完成各個模塊的功能，通過本章加深了對串口通信的理解以及 Verilog HDL 語言的代碼編寫能力。 基于 FPGA的串口通訊電路設計 31 第 4 章 串口通信的硬件調(diào)試 前面章節(jié)已經(jīng)完成 RS232 接口程序的編寫和調(diào)試，但其能夠完成串口接口的功能，還需要通過板級驗證才能達到最終可用的目的。本章主要介紹第 3 章的程序基于 ALTERA 公司的 Cyclone II EP2C5T144 芯片的 FPGA 開發(fā)板上的調(diào)試方法、步驟以及結(jié)果。 本設計中用到的 FPGA 開發(fā)板如圖 41 所示。 圖 41 本設計用到的 FPGA 開發(fā) 板 板級調(diào)試說明 板級調(diào)試場景由 PC 主機和基于 ALTERA 公司的 Cyclone II EP2C5T144 芯片的 FPGA 開發(fā)板， PC 和 FPGA 開發(fā)板通過 DB9 串口連接線連接，并接好下載線 [19]。 為了測試 UART 與 PC 通信的正確性，本例測試方法是， PC 通過串口調(diào)試軟件將數(shù)據(jù)發(fā)送到 FPGA， FPGA 接收到數(shù)據(jù)再發(fā)送給 PC，并顯示在串口調(diào)試軟件上。 還要求用 PC 發(fā)送數(shù)據(jù)的 ASCII 碼來驅(qū)動電路板的 8 個 LED 燈，通過檢測 LED 燈的亮滅來判斷發(fā)送數(shù)據(jù)的 ASCII 碼是否正確，并觀察串口調(diào)試助手上基于 FPGA的串口通訊電路設計 32 接收到的數(shù)據(jù)與發(fā)送 的數(shù)據(jù)是否一致。 下載配置 FPGA FPGA 與 PC 通信模塊連接原理如圖 42 所示 [20]。將原理圖存儲為 文件。在工程文件區(qū) 文件上單擊鼠標右鍵，在彈出的對話框中選擇，如圖43 所示。 圖 42 FPGA 與 PC 通信模塊連接原理圖 基于 FPGA的串口通訊電路設計 33 圖 43 設置 文件 單擊 Quartus II 軟件的 Pin Planner 按鈕彈出管腳分配窗口，進行管腳分配，參考 FPGA 開發(fā)板提供的芯片管腳資料進行分配，本次設計的實驗分配管腳圖如圖 44 所示。 圖 44 芯片的管腳分 配 分配好管腳后關閉分配管腳的窗口。單擊 Quartus II 軟件的 Programmer將編輯好的程序下載到 FPGA 芯片中。下載成功會有彈出窗口提示。 基于 FPGA的串口通訊電路設計 34 配置串口調(diào)試軟件 根據(jù) PC 的串口調(diào)試助手工具的設置，決定代碼是否需要奇偶校驗位，以及分頻系數(shù)。串口調(diào)試助手的配置選項如圖 42 所示，串口端口選擇自己連接到電腦上的串口，本次調(diào)試連接的是 COM2，波特率選擇 115200，校驗位選無，數(shù)據(jù)位為 8 位，停止位為 1 位，點擊清空接收區(qū)和清空重填。 圖 45 串口調(diào)試助手配置圖 調(diào)試結(jié)果 在串口調(diào)試助手 的發(fā)送數(shù)據(jù)框里用 PC 的鍵盤輸入字母“ a”，點擊手動發(fā)送按鈕，可以在串口調(diào)試助手的接收數(shù)據(jù)框里看到字母“ a”，如圖 46，同時也可以看到開發(fā)上的 8 個 LE