基于vhdl的串口rs232電路設(shè)計-資料下載頁
2025-08-19 14:23本頁面
【正文】 elsif (rising_edge(clk1)) thenQ(Num)=(N(0) and N(1)) or (N(1) and N(2)) or (N(0) and N(2))。if Num=9 thenEnable=39。039。 Num:=0。elseNum:=Num+1。end if。end if。end process。process(clk3,clr)variable m:integer range 0 to 2 :=0。beginif clr=39。039。 thenm:=0。elsif(rising_edge(clk3)) thenN(m)=。if m=2 thenm:=0。elsem:=m+1。end if。end if。end process。process(clr,)beginif clr=39。039。 thenHold=39。039。elsif falling_edge() thenHold=39。139。end if。end process。end _receive10_arc。其中，N(m)= 用來對波形采樣；Q(Num)=(N(0) and N(1)) or (N(1) and N(2)) or (N(0) and N(2))是對其中1位數(shù)據(jù)的3次采樣結(jié)果判決；Num用來記錄接收的數(shù)據(jù)位數(shù)；falling_edge()是用來時實檢測每一幀的起始位（即下降沿）的到來；Valid=Enable and Hold用來輸出到波特率發(fā)生器電路單元控制時鐘的產(chǎn)生，最后將一幀的10位數(shù)據(jù)輸出。用MAX+plus II Baseline將上面兩個VHDL文件制成庫器件，然后在電路圖上調(diào)出來，最后做成的串行接收電路圖如圖4所示。 時序仿真時序仿真如圖5所示，Receive為接收到的序列波形，最后結(jié)果：接收到的數(shù)據(jù)位為6D，起始位為0，停止位為1。5 結(jié)束語VHDL 語言設(shè)計的出現(xiàn)從根本上改變了以往數(shù)字電路的設(shè)計模式,使電路設(shè)計由硬件設(shè)計轉(zhuǎn)變?yōu)檐浖O(shè)計,這樣提高了設(shè)計的靈活性,降低了電路的復(fù)雜程度,修改起來也很方便。利用VHDL設(shè)計的靈活性，根據(jù)串行通信協(xié)議的要求，可以在實驗室利用先進的EDA工具，用VHDL設(shè)計出符合自己實際需求的異步串行通信電路。本文設(shè)計出的基于VHDL異步串行通信電路，在實驗室已經(jīng)與計算機串口RS232進行了通信實驗(注意：TTL和RS232邏輯電平的轉(zhuǎn)換)。實驗證明，0至255的所有數(shù)據(jù)都能被正確收、發(fā)。
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