基于vhdl的串口rs232電路設計(編輯修改稿)
2025-09-15 14:23 本頁面
【文章內容簡介】 ， Send_data9為停止位。結果顯示，輸出完全是按數(shù)據(jù)幀格式發(fā)送的。4 串行接收電路的設計接收電路比發(fā)送電路要復雜，接收電路要時實檢測起始位的到來，一旦檢測到起始位到，就要將這一幀數(shù)據(jù)接收下來。為提高接收的準確性，減少誤碼率，每一位數(shù)據(jù)都用3倍頻的波特率對數(shù)據(jù)進行采樣（如圖3所示），然后對3次采樣結果進行判決：如果3次采樣中至少有2次為高電平，則接收這一位數(shù)據(jù)被判決為高電平，否者，為低電平。 波特率發(fā)生器和采樣時鐘的設計為完成3次采樣，除了頻率為9600Hz的接收時鐘外，還要有一個3倍頻的采樣時鐘。下面是實現(xiàn)上述功能的VHDL源程序：library ieee。use 。entity count625 isport(clk,en:in std_logic。 Clock1,Clock3:out std_logic)。end count625。architecture count625_arc of count625 isbeginprocess(clk,en)variable count:integer range 0 to 625 :=0。beginif en=39。039。 thenNUll。elsif (rising_edge(clk)) thencount:=count+1。if count=625 thenClock1=39。139。 count:=0。elseClock1=39。039。end if。if (count=100 or count=300 or count=500 ) thenClock3=39。139。elseClock3=39。039。end if。end if。end process。end count625_arc。其中clk為6MHz的時鐘；en控制波形的產(chǎn)生； Clock1為9600Hz的接收時鐘； Clock3為3倍頻的采樣時鐘。 4 串行接收電路的設計接收電路比發(fā)送電路要復雜，接收電路要時實檢測起始位的到來，一旦檢測到起始位到，就要將這一幀數(shù)據(jù)接收下來。為提高接收的準確性，減少誤碼率，每一位數(shù)據(jù)都用3倍頻的波特率對數(shù)據(jù)進行采樣（如圖3所示），然后對3次采樣結果進行判決：如果3次采樣中至少有2次為高電平，則接收這一位數(shù)據(jù)被判決為高電平，否者，為低電平。 波特率發(fā)生器和采樣時鐘的設計為完成3次采樣，除了頻率為9600Hz的接收時鐘外，還要有一個3倍頻的采樣時鐘。下面是實現(xiàn)上述功能的VHDL源程序：library ieee。use 。enti
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