eda基于vhdl的串口設(shè)計(jì)(編輯修改稿)
2024-07-19 12:32 本頁面
【文章內(nèi)容簡(jiǎn)介】 28 UART接收模塊仿真原理圖 。編譯工程文件，編譯無誤后新建波形仿真文件，加入輸入輸出信號(hào)，設(shè)置系統(tǒng)時(shí)鐘clk為50MHz，進(jìn)行UART數(shù)據(jù)接收的波形仿真，波形仿真報(bào)告如圖29所示圖29 UART接收模塊仿真結(jié)果 對(duì)上圖分析看出，UART接收模塊接收到的數(shù)據(jù)與UART發(fā)送模塊發(fā)送的數(shù)據(jù)相一至，每接收到一個(gè)數(shù)據(jù)都有一個(gè)讀取數(shù)據(jù)指示rdisg，UART接收模塊得到正確驗(yàn)證5 接收電路的波特率發(fā)生器和采樣時(shí)鐘的設(shè)計(jì)為提高接收的準(zhǔn)確性,減少誤碼率,每一位數(shù)據(jù)都用3 倍頻的波特率對(duì)數(shù)據(jù)進(jìn)行采樣 ,然后對(duì)3 次采樣結(jié)果進(jìn)行判決:如果3 次采樣中至少有2 次為高電平,則接收這一位數(shù)據(jù)被判決為高電平,否者,為低電平。為完成3 次采樣,除了頻率為9600Hz 的接收時(shí)鐘外,還要有一個(gè)3 倍頻的采樣時(shí)鐘3 VHDL描述思路第二部分“系統(tǒng)設(shè)計(jì)”中對(duì)系統(tǒng)的功能和邏輯結(jié)構(gòu)、以及模塊劃分都有了詳細(xì)的敘述，模塊間的耦合和信號(hào)的傳遞關(guān)系已經(jīng)清晰?？梢允褂肰HDL語言描述硬件電路了。發(fā)送模塊和接收模塊的VHDL語言描述按照事先的設(shè)計(jì)進(jìn)行編寫可以使電路思想明晰化，避免編程過程中用軟件的思維去描述硬件的電路系統(tǒng)，也可有效避免錯(cuò)誤。由于進(jìn)行了細(xì)致的模塊劃分，模塊的間的耦合程度降到了很低，這就使得電路設(shè)計(jì)的可靠性大為增強(qiáng)，只要模塊的輸出滿足了功能定義，整個(gè)系統(tǒng)就能正常工作，即便個(gè)別模塊出現(xiàn)問題，也不會(huì)過多影響到其他模塊。實(shí)際測(cè)試過程中也印證了這一點(diǎn)。4 總體電路的描述 頂層符號(hào)文件描述如下： 5 系統(tǒng)仿真驗(yàn)證 系統(tǒng)仿真分為兩個(gè)步驟進(jìn)行，首先是關(guān)鍵模塊的仿真，驗(yàn)證子系統(tǒng)功能的正確性，然后是綜合仿真，驗(yàn)證整個(gè)系統(tǒng)的功能。1 發(fā)送電路的波特率發(fā)生器的VHDL的仿真2發(fā)送模塊VHDL的仿真3 特率發(fā)生器和采樣時(shí)鐘的設(shè)計(jì)的VHDL仿真4 接受模塊的描述的VHDL仿真5 綜合仿真結(jié)果與分析 本實(shí)驗(yàn)完成的RS232串口通信控制器，完成了課題要求的所有功能。由于頂層設(shè)計(jì)采用了子系統(tǒng)分模塊描述的方法，使得控制器具有很好的擴(kuò)展性?？梢栽诓桓淖兿到y(tǒng)框架和模塊間電路連接關(guān)系，增加其他模塊，實(shí)現(xiàn)其他功能。本課題中并沒有在數(shù)據(jù)幀中加入校驗(yàn)位，僅僅實(shí)現(xiàn)了1位起始位，1位停止位和8位數(shù)據(jù)位的傳輸。初步實(shí)現(xiàn)了單片機(jī)和CPLD之間的通信。數(shù)字系統(tǒng)的設(shè)計(jì)，真正的重點(diǎn)在于把系統(tǒng)層面的設(shè)計(jì)做好，系統(tǒng)架構(gòu)清晰，層次明確，穩(wěn)定性好，可擴(kuò)展和可移植性好，這樣的系統(tǒng)給到用戶，只要添加用戶模塊或者稍作修改即可完成非特定的功能。在設(shè)計(jì)階段，對(duì)系統(tǒng)描述采用過多種方式，嘗試了多種描述，代碼的長(zhǎng)度在增加，模塊在增多，但系統(tǒng)穩(wěn)定性和可擴(kuò)展性也在增強(qiáng)，層次結(jié)構(gòu)和模塊設(shè)計(jì)也更加完善。設(shè)計(jì)之初對(duì)資源使用沒有多少概念，時(shí)常以軟件的思想描述硬件，在描述中使用乘法等資源耗費(fèi)嚴(yán)重的操作，也曾使用過嵌套多層的IFELSE語句，產(chǎn)生很長(zhǎng)的選擇器，降低了模塊的可靠性，增加處理延時(shí)。隨著設(shè)計(jì)的深入，加上反復(fù)求精的過程磨練，逐步對(duì)硬件描述綜合出的實(shí)際電路形式有了更多的理解，對(duì)延時(shí)和資源占用有了初步概念。一個(gè)顯見的結(jié)論是描述代碼的長(zhǎng)度和綜合后的電路形式與資源占用無必然聯(lián)系。需要關(guān)注編譯器在綜合時(shí)如何將VHDL行為級(jí)描述轉(zhuǎn)化為結(jié)構(gòu)化的門級(jí)電路，才能分析清楚資源占用率和電路結(jié)構(gòu)。行為級(jí)描述可能與實(shí)際綜合的電路產(chǎn)生不一致，需要謹(jǐn)慎對(duì)待。實(shí)驗(yàn)中由于詳細(xì)劃分了子模塊、各模塊的實(shí)現(xiàn)都仔細(xì)進(jìn)行了描述，故沒有出現(xiàn)太多的故障。但是在最后將個(gè)子模塊進(jìn)行綜合的時(shí)候出現(xiàn)了仿真結(jié)果不正確的現(xiàn)象，后經(jīng)過多次修改終于得到正確的結(jié)果。由于對(duì)VHDL語言的
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