eda基于vhdl的串口設計-閱讀頁
2025-07-07 12:32本頁面
【正文】 題的設計業(yè)采用了很多方法，有復雜的也有簡單的，最終決定采用這個方案，當然，在使用這個方案設計程序的時候也遇到了許多問題，有VHDL語言的語法問題也有硬件下載和仿真問題，后來都在同學和老師的幫助下解決了，解決問題的主要方法還是要加強對VHDL語言的學習和對硬件操作的學習，要注意只是與應用相結合。[2] CPLD/FPGA可編程邏輯器件實用教程，馬彧，王丹利，王麗英，機械工業(yè)出版社，2010，7。 USE 。 USE 。 clk_div13 : OUT STD_LOGIC)。 ARCHITECTURE rtl OF clk_div IS SIGNAL count : STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN PROCESS(clk) BEGIN IF (clk39。139。039。 clk_temp =NOT clk_temp。 END IF 。 END PROCESS。 END rtl。 use 。 Send_data:in std_logic_vector(9 downto 0)。 end 。 begin if en=39。 then count:=0。139。 else serial=Send_data(count)。 end if。 end process。附錄3 接收電路的波特率發(fā)生器和采樣時鐘設計的VHDLlibrary ieee。 entity count13 is port(clk,en:in std_logic。 end count13。 begin if en=39。 then NUll。 if count=13 then Clock1=39。 count:=0。039。 if (count=3 or count=6 or count=9 ) then Clock3=39。 else Clock3=39。 end if。 end process。附錄 4 接受模塊的VHDLlibrary ieee。 entity _receive10 is port(,clr,clk1,clk3:in std_logic。 Valid:out std_logic)。 architecture _receive10_arc of _receive10 is Signal Enable:std_logic :=39。 Signal Hold:std_logic :=39。 Signal N:std_logic_vector(0 to 2) :=000。 process(clk1,clr) variable Num:integer range 0 to 9 :=0。039。139。 Num:=0。 elsif (rising_edge(clk1)) then Q(Num)=(N(0) and N(1)) or (N(1) and N(2)) or (N(0) and N(2))。039。 else Num:=Num+1。 end if。 process(clk3,clr) variable m:integer range 0 to 2 :=0。039。 elsif(rising_edge(clk3)) then N(m)=。 else m:=m+1。 end if。 process(clr,) begin if clr=39。 then Hold=39。 elsif falling_edge() then Hold=39。 end if。 end _receive10_a
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